Decoder,D Flip-Flop 컴퓨터 구조 실험 결과 레포트

소개글

Decoder,D Flip-Flop 컴퓨터 구조 실험 결과 레포트에 대한 보고서 자료입니다.

목차

1. 개요

2. 알고리즘 - 특별한 알고리즘 존재하지 않음..
따라서 진리표 + 알파로 대체

3. Verilop 코드

4. 파형 및 분석

본문내용

변화되지는 않음을 위의 입력에 따른 결과(자주색 굵은 선)를 보면 알 수 있다.
5) Decoder의 특성 상, 어떤 입력변화에 따른 서로 다른 출력 결과를 얻을 수 있음을 위의 파형에 의거하여 알 수 있다.
* D Flip-Flop실험 결과파형
1) Input clk(clock)에 빨간색 동그라미를 친 부분이 Positive Triggered되는 부분이다. 이 때 Input d는 0(Reset)상태인데, Input clk는 Input d의 상태에 따라 결과 값이 달라진다.
2) clk가 Positive Edge로 Triggered될 때, Input d가 0인 상태이면 Output q2가 1(Set)상태가 된다. Time Delay로 인하여 약간의 시간차가 존재하며, 자주색 굵은 선으로 그 상태를 나타냈다. clk이 빨간색 동그라미 일 때가 Positive Triggered된다고 하였는데, 이 때, Output q2의 상태가 1(Set)상태로 변화됨을 녹색 동그라미로 나타냈다.
3) 그 후 Input d에 쳐져 있는 빨간색 동그라미로 입력 값이 변화된다. Input d가 1(Set)일 경우, Input clk(clock)가 Positive Edge Triggered가 되면, Output q2의 상태는 0(Reset)되고, Output q1의 상태가 Set(1)상태로 변화한다. 모두 약간의 Time Delay가 존재하며, Output q1과 q2는 반대의 상황이 연속됨을 알 수 있다. Output q1이 변화할 때의 Input clk의 상태와 Input d의 상태를 2번째 자주색 선에서 확인할 수 있다.

키워드

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