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디지털공학실험 ? VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서
※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.
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이번에는 래치와 플립플롭에 대해서 배우고 실험을 했는데, 디지털공학 수업을 듣지 않고 실험을 했더라면 정말 힘들었을 것 같은데 이론자체가 상당히 어렵고 래치와 플립플롭의 종류도 다양해서 많이 헷갈리기 때문이다. ◈ 실험 결과
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가산기 회로를 기본으로 한 여러 전가산기와 반가산기들의 형태를 알 수 있었고, 회로의 구성에 대한 것들도 알 수 있게 되었다. 이론만 알고 있던 것들을 회로로 구성하여 실험하니 이해가 잘 되었다. 다른 조들의 결과를 보면 오실로스코프
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<금오후1조>
기초전자 공학 실험2
<#5, Synchronous Counter>
실험날짜: 2008, 10, 17
조 : 금오후1조
조원: 200412413 윤철민
200710678 이은예
200711558 최성진
1.Title
Synchronous Counter
2.Name
200412413 윤철민
200710678 이은예
200711558 최성진
3.Abstract
Synchronous Coun
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6까지 카운터가 되는 칩이다. 0부터 12까지, 13카운트를 하기 위해서 and게이트와 nand게이트를 이용하여 회로를 만들었다. 전압원과 접지를 달아서 클럭을 주게 되면 카운터가 되는 것을 검증하였다.
1번과 2번 실험에서의 회로는 JK플립플롭과 T
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디지털신호로 바뀌는 디코더가 사용이 되므로 여기서 발생하는 td에 의하여 클럭스피드가 결정이 되고 이것으로 인하여 제한이 되는 것이다.
5. 실험결과 분석 및 토의
ADC와 DAC에 대하여 실험을 하였다. 디지털과 아날로그 회로를 배우고 이
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실험의 회로도를 보면 알 수 있듯이 처음 플립플롭의 입력 클럭 펄스 값이 각각의 CLK로 들어가는 것이 아니라 처음 플립플롭의 결과값이 다음 플립플롭의 CLK로 들어가는 것이기 때문에 비동기식이라고 말할 수도 있는 것이다.
2) 실험 4의 회
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실험 결과에는 크게 영향을 미치지 못하는 범위의 오차라고 생각하며, 실험 결과에는 아무런 이상이 없는 것으로 보여 진다. 555타이머 3번 핀의 출력 파형과 캐패시터의 출력 파형을 비교해보면, 두 출력값은 같은 회로에서 측정되는 것이므
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실험을 통해서 알게 되었다. 출력된 결과들은 위의 <실험 2> 결과 분석을 한 곳에서 진리표를 통해 나타내었으며, 파형이 조금 깨끗하지 못하다는 점을 빼면 별다른 오차는 발생하지 않은 실험이었다. <실험 3>은 아쉽게도 파형이 제대
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실험함으로써 ALU의 동작과 응용을 확인한다.
2. 이론
가. 반가산기(Half Adder)
1비트의 이진수로 표시된 두 수를 합하여 그 결과를 출력하는 가산기를 반가산기라고 한다. 이때 두 개의 수 A, B를 합해서 나온 합(Sum)과 자리올림(Carry)이 발생한
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