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실험에서 구성하는 회로에서는 CMOS 논리를 사용한가, IC에 정전기로 인한 손상이 발생하지 않도록 참고문헌의 주의 항을 따르기 바란다,
■ 실험 순서
1. 그림 7-1의 회로를 구성하라. 이번 실험 전체에 대한 전원전압은 +0.5로 설정한 모든 IC의 V
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논리 회로 중의 하나
- 계수기는 입력 펄스에 의해 미리 정해진 순서대로 플립플롭 회로의 상태가 변하는 것을 이용
- 플립플롭 회로와 게이트의 조합으로 구성
- 분류 : 동기 계수기(클럭 신호에 동기되어 모든 상태값이 변함)
비동기 계
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결과
전가산기
회로도
Simulation 결과
Referance
디지털공학실험(김상욱외 7명) 복두출판사
디지털공학(장은영외 1명) 신화전산기획 1. 실험관련내용(이론)
2. 실험계획 및 주의사항
3. Pspice Simulation
4. Referance
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1. 목적
2. 이론
(1) NOT게이트
(2) AND게이트
(3) OR게이트
(4) NAND게이트 및 NOR 게이트
(5) NAND 게이트의 응용
(6) NOR 게이트의 응용
(7) XOR게이트
(8) XOR 게이트의 응용
3. 실험기구
4. 실험방법
5. 예비문제풀이
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구성하고 J, K를 표 7과 같이 변화시키면서 CLK 신호를 가해 Q와 의 논리상태를 측정하여 표 7(a)에 기록한다.
(11) 회로도 (i)대신 7476 JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 1.실험제목
2.목적
3.이론
(1) 기본 RS 플립
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구성하여 시험하고 어떻게 동작하는지 요약하라.
♠ 참고 자료 ♠
Pspice로 구현한 디코더
▶ 이 회로도는 제일 앞은 파형 발생기 인데 이것은 DIP스위치 대신에 넣은 것입니다. DIP스위치를 가지고 해보려고 했지만 Pspice에서는 DIP스위치로 저렇
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논리식은 R로서, T에 low-to-high 전이가 일어날 때마다 회로가 다시 트리거(Retrigger)된다.
74123의 Q 출력 펄스폭은 외부 연결저항 R과 캐퍼시턴스 C에 따라
t = 0.33 RC로 주어진다. ■ 실험 목표
■ 사용 부품
■ 관련이론
■ 실험 순서
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구성할 수 있다. 아래그림은 4비트 가산기의 회로도이다. (A3A2A1A0+B3B2B1B0→C4S3S2S1S0)
4비트 가산기
자리올림수 예측 가산기
덧셈은 정보처리의 기본중에 기본이기 때문에 고속 정보처리를 위해서 우선 가산기 동작의 고속화가 요구된다. 논리회
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실험 목표
<실험 1>
<실험 2>
사용 부품
<실험 1>
<실험 2>
관련이론
1. 불 대수(Boolean algebar)
2. 논리 게이트
3. 드 모르간의 정리
<드모르간의 제 1정리>
<드모르간의 제 2정리>
* 출처
실험 순서
<실험 1 - 논리 연산>
<실험 2 - OR 및 X
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15
D 래치 및 D 플립-플롭
■ 실험 목표
■ 사용 부품
■ 관련이론
■ 실험 순서
■ 심층 탐구
♠ 참고 자료 ♠
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