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카운터(1) …………………………… 59
실험 10. 카운터(2) …………………………… 59
1. 실험 목적 …………………………… 59
2. 기초 이론 …………………………… 59
3. 예비 보고서 …………………………… 62
4. 실험 기자재 및
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플롭(1) 48
실험 8. 플립플롭(2) 48
1. 실험 목적 48
2. 기초 이론 48
3. 예비 보고서 53
4. 실험 기자재 및 부품 55
5. 실험 방법 및 순서 55
6. 실험 결과 56
실험 9. 카운터(1) 59
실험 10. 카운터(2) 59
1. 실험 목적 59
2. 기초 이론 59
3.
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회로(Sequential Logic CIrcuit)이다. 순서 논리회로는 출력을 입력 쪽에 연결한 궤환(Feedback) 회로를 가지고 있으며, 이를 통해 출력이 논리 동작에 영향을 미친다. 순서 논리회로에는 플립플롭 외에도 뒤에서 배울 레지스터(Register), 카운터(Counter)등
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가장 많이 사용되는 메모리 소자는 플립플롭이라고 하는 소자이며
가장 기본적인 플립플롭을 래치라고 한다 1. 래치
2. R-S플립플롭
3. D-플립플롭
4. JK-플립플롭
5. T-플립플롭
6. 동기식 카운터
7. 비동기식 카운터 BCD
8. 10진 카운터
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설계되어 있는 특징을 지니고 있다. Data sheet를 통해 내부구조 및 진리표를 나타내보면 다음과 같다.
< 74LS73 내부 구조 >
< 74LS73 진리표 >
5. 결론
JK Flip Flop인 74LS73을 사용해서 비동기식 4진, 8진, 10진, 16진 카운터 회로를 설계해보았다.
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2진, 분과 초에는 10진과 6진을 사용하고 오전오후 표시는 2진으로한다.
각자리가 한번 모두 카운트 된 후 다음 상위단계가 카운트되도록 조건을 준다. 1. 설계목표
2. 전체 시스템 개요
3. Counter
4. Flip Flop
5. 블록별 회로설계
6.
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비동기식 MOD-10 카운터
2. 존슨카운터
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카운터의 동작이 멈추게 된다.
⑦ 이로써 변환과정은 완료되고, 카운터에 저장되어 있는 2진수 Va의 디지털 값으로 주어진다.
⑧ 카운터는 시작 pulse가 새로운 변환을 유도할 때까지 이 값을 계속 유지한다.
(5) 위의 4에서 설계한 각 회로에
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counter/asyncounter.htm
http://user.chollian.net/%7Ewow7/electro/asyncounter/asyncounter.htm
http://210.119.147.55/ch4.htm
http://idec.kwangwoon.ac.kr/openlec/year99/july/070813_5/tsld125.htm 실험 결과
실험1.
실험분석
실험2
회로도
시뮬레이션
실험분석
실험3
회로도
시뮬
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연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지스터(register)
(2) 카운터(counter)
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