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회로구성
② 실험결과
12) Performance : P1dB
① 회로구성
② 실험결과
13) Performance : Conversion Gain By Freq
① 회로구성
② 실험결과
14) Performance : IMD
① 회로구성
② 실험결과
15) Performance : Isolation
① 회로구성
② 실험결과
6. 토의 및 토론
믹서 설계 실
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디지털 시스템의 전형적인 클럭 파형으로 반드시 대칭이 아니라도 된다. 클럭 파형의 한 주기를 클럭 사이클 시간이라고 하며, 모든 논리소자들은 한 클럭 사이클보다 적은 시간내에 상태전이를 마쳐야 한다. 대부분의 디지털 회로들은 시스
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기기
13.디지털 TV/방송 기기
14.차세대 PC
15.임베디드 S/W
16.홈 네트워크 기기
17.디지털 콘텐츠(DC) & S/W솔루션
18.텔레매틱스 기기
19.지능형 서비스 로봇
20.IT SoC
* 레포트를 쓰고 나서 느낀점
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회로를 참조하면 된다.
8. CLKOUT : 내부에서 생성되어진 클럭 1/2의 출력 핀이다. Clock out, 내부 clock oscillator의 출력. oscillator frequency의 1/2(duty 50%)의 frequency가 출력된다.
9. RESET : 포르세서 전체를 리셋하는 기능이다.
reset 입력, open drain 출력, acti
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Open Systems Interconnection) Model에서 사용되고 있는 계층 프로토콜의 개념을 이용하여 CEBus를 계층화하면 [그림 2]와 같이 나타낼 수 있다.
[그림-2] CEBus 기술과 OSI 모델.
또한 CEBus 에 사용되는 다양한 통신 매체를 지원하고 계층 간의 상호 연동성을
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설계 흐름
2. 본론
2.1 Xilinx ML310 Board Specification
2.1.1 ML310 Board
2.1.1 Virtex2pro
2.2 Ethernet MAC 연구
2.2.1 Ethernet MAC 원리
2.2.2 Ethernet MAC 스케메틱 및 핀배치
2.3 OFDM MODEM 구현
2.3.1 OFDM MODEM의 원리
2.3.2 OFDM MODEM 구현
2.3.2.1 Mapper & Demapper
2.3.2.2 IFFT &
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회로 설계를 위한 반도체 공학, 유장렬, 엄우용, 권순석 공저, 형성출판사, 2003.2.25
반도체 공학, 강기성, 박택진, 윤길중 공저, 한올출판사, 1997.2.10
http://kin.naver.com/open100/entry.php?docid=178768
http://blog.naver.com/hoslaw/120006269331
http://www.kisti.re.kr/rnbd2/ht
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디지털 회로에는 유용하게 쓰일수 있다.
RTL
DTL
TTL
ECL
정논리 기본 gate
NOR
NAND
NAND
OR-NOR
최소 fan-out
5
8
10
25
gate당 소모전력 (㎽)
12
8
10
10
잡음 감응도
normal
good
very good
good
전달지연시간(㎱)
12
30
10
2
flip-flop동작 최대 주파수(㎒)
8
12
15
60
기능상 분
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