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5'b00000;//리셋 led 모두 off
else if(sum_coin > 9'd39) tea_led <= 5'b11111; //돈이 390원 이상, led 모두 On
else if(sum_coin > 9'd34) tea_led <= 5'b11101; //돈이 340원 이상, 350,400원 차 On
else if(sum_coin > 9'd24) tea_led <= 5'b01001; //돈이 240원 이상, 250원 차 led ON
else
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101 : seg = 7'b1011011;
4'b0110 : seg = 7'b1011111;
4'b0111 : seg = 7'b1110010;
4'b1000 : seg = 7'b1111111;
4'b1001 : seg = 7'b1111011;
4'b1010 : seg = 7'b1110111;
4'b1011 : seg = 7'b0011111;
4'b1100 : seg = 7'b0001101;
4'b1101 : seg = 7'b0111101;
4'b1110 : seg = 7'b1001111;
4'b1111 : seg = 7'b10001
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및 동작설명(동작사진 포함)
(1) 시뮬레이션
(2) 어셈블리 프로그램 구현(핀할당포함)
- LCD를 이용한 OPCODE 시뮬레이션
- 계산기(세그먼트, 도트매트릭스, LCD이용)
4. Instruction.
5. 제어 ASM Chat.
6. 제어 워드 및 설명
#베릴로그 파일
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●베릴로그(Verilog)
- HDL 정의
- HDL을 이용한 설계
- HDL 시뮬레이션
- HDL과 프로그래밍 언어의 비교
CPLD
- CPLD의 정의
- CPLD CPU 종류
FPGA
- FPGA의 정의
- FPGA의 특징
- FPGA 구조
FPGA와CPLD의 차이
1. 프로그램의 차이
2.
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Single Cycle CPU 제작,베릴로그, 소스, 레포트
Single Cycle CPU 제작,베릴로그, 소스, 레포트
정상적으로 모두 작동
결과레포트까지 있습니다.
쿼터스로 돌림. 1. 프로젝트 목적……………………………………………… 1
2, 설계사항의 정의
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로그까지 완성한 저희 조는 독보적일 수 있었습니다.
● 장래계획
[Stay hungry, Stay foolish]
항상 배고프고 부족하기에 더 배워서 발전하고 싶습니다. 엔지니어로서의 역량뿐만 아니라 기획, 영업, 경업 등의 분야에서도 STX의 핵심인재가 될 것입
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로그 분석과 메모리 프로파일링을 수행해 병목 구간을 찾아내는 데 성공했습니다.
둘째, 하드웨어 연동 경험을 쌓기 위해 FPGA, 센서 인터페이스 등 관련 기술 학습에 집중했고, 팀 내 하드웨어 엔지니어와의 협업을 통해 실시간 데이터 처리
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Verilog 및 VHDL을 활용한 RTL 설계 경험이 있으며, FPGA 프로젝트에서 FIR 필터 및 영상 처리 모듈을 설계한 경험이 있습니다.
3) 반도체 설계 엔지니어로서 해결해야 할 가장 큰 도전 과제는 무엇이라고 생각하십니까?
답변: 공정 미세화로 인한 전
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