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것이다. Verilog는 ASIC(Application-Specific Integrated Circuit) 설계, FPGA(Field Programmable Gate Array) 프로그래밍 등에서 널리 Ⅰ. Research on theory
1. adder
2. 2’s complement & Subtractor
Ⅱ. About verilog HDL
Ⅲ. What do we learn from the experiment 2
Ⅳ. Reference
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A+ 연세대학교 기초디지털실험 2주차 결과보고서 Basic of Verilog (2)
목차
1. 실험 목적
2. 실험 환경 및 도구
3. 실험 내용 및 절차
4. 실험 결과
5. 결과 분석 및 고찰
6. 결론
A+ 연세대학교 기초디지털실험 2주차 결과보고서 Basic
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로그 신호의 변화를 보여준다. 이러한 디지털 신호의 가장 큰 장점은 잡음에 강하고, 다양한 컴퓨터 시스템 및 통신 네트워크에서 손실 없이 Ⅰ. Reseach on Theory
1. ASB, anlaysis of timing graph
2. AHB, anlaysis of timing grap
3. APB, anlaysis of timing grap
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연세대학교 기초디지털실험 5주차 예비레포트 (finite state machine)
목차
Ⅰ. Reseach on Theory
1. Finite state machine
2. State transition table
Ⅱ. Waveform simulation result
1. traffic light 1
2. Traffic light 2
Ⅲ. Summarize the contents of the next experiment
1. state di
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연세대학교 기초디지털실험 3주차 예비레포트 (combinational logic)
목차
Ⅰ. Combinational Logic MUX/DEMUX
1. MUX
2. DEMUX
Ⅱ. Combinational Logic Encoder/Decoder
1. Encoder
2. Decoder
Ⅲ. Analysis of results using simulation source codes
1. DEMUX
2. Decoder
Ⅳ. PYNQ G
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