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실험으로는 비동기식으로 동작했는지 안했는지를 확인해 볼 수가 없었다는 점이다. 이는 함수발생기와 오실로스코프를 사용해서 각 플립플롭의 출력단에서 발생하는 Delay Time을 측정하는 과정을 통해 알 수가 있는데, 실제로 해보지 못했다
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실험을 진행하였다. 결과적으로 AND 게이트는 6.5ns, OR 게이트는 8ns의 딜레이 시간을 갖는 것을 알 수 있었고, 이 둘의 차이는 매우 미세하므로 두 게이트 간의 딜레이 시간을 거의 같은 것으로 볼 수 있겠다는 결론에 이르렀다.
세 번째 실습에
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카운터 리셋 회로도
(4) 이론부의 그림 3의 8진 동기 카운터의 회로도를 참고하여 16진 동기 카운터의 회로도를 그리시오. (동기 카운터의 경우, Function generator를 사용할 예정이므로 버튼 스위치는 필요 없음)
16진 동기 카운터 회로도 없음
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실험 결과를 살펴보면 RC회로에서는 주파수 값이 증가하면 magnitude값과 Phase값이 감소하는 것을 볼 수 있다. 캐패시터는 저항이 병렬로 연결된 형태와 비슷하게 생각할 수 있으므로, 주파수가 증가함에 따라 캐패시터의 임피던스가 감소하므로
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실험 (Hz)
f이론 (Hz)
상대오차
3. 리사쥬 도형
1:11:2 2:3
2. 분 석
(1) 방법 (5)에서 구한 합성 파형과 방법 (8)에서 계산한 fmod가 일치하는가?
(예, 아니오) 일치하지 않는 경우, 상대 오차는? (%)
3. 결과 및 토의
4-8 파동의 중첩 (Oscilloscope) 실험 목
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실험 4.3에서 사용한 주파수를 사용하라. 저항의 양단에 오실로스코프의 단자를 연결했을 때의 파형을 측정하여 그려라. 그리기 힘들면 오실로스코프에 나타나는 상황을 설명하라. FG의 출력을 5V로 증가시켜 반복하라. 둘 사이의 차이점을 파
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1. 목적
Limiting회로와 Clampling회로를 설계하고 구현, 측정, 평가한다.
2. 준비물
Analog Lab Unit(ALU) 1개
함수발생기 1개
직류전원(power supply) 1개
Oscilloscope(OSC) 1개
Diode : 1N914 또는 KDS160 1개
저항 : 100kΩ 10% 1개, 5kΩ 10% 1개
Capacitor : 1uF 1개
3.
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AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하여라.
2-level AND-OR(NAND-NAND) logic 회로도
(4) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.
= + + + =
= + + +
= ( + ) + (+)
= () +
다단계 조합 논리 회로도
(5) 4-비트 가
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설계실습 5. 신호 발생기
(1) 계획서의 (1)에서 설계한 대로, 그림 1에 주어진 Wien bridge 발진기를 제작하시오. 이 때OP-Amp는 ±15 V 전압을 공급하시오.
- R1=9.945kΩ, R2=20.1kΩ 으로 제작하였습니다.
(2) 입력파형과 출력파형이 Oscilloscope에 동시에
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동안 AND 게이트를 활성화시키나, 부의 스파이크는 그렇지 않다. 효과로서는, 양의 스파이크동안, 입력게이트를 활성화시켜 짧은 순간동안 D의 값을 취득한다. 이러한 시점에서 D와 D의 부정값이 입력에 인가되어 Q를 세트 혹은 리셋시킨다. 이
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