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회로 >
< 결과 파형 >
8진 비동기 카운터 실습이 예상했던 것보다 난항을 겪어서 다른 빵판을 구해서 16진 비동기 카운터를 설계하였다. 위에서 보이는 것처럼 설계실습 계획서에서 설계했던 데로 회로를 구현하였는데, 생각보다는 많이
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R, S 입력값과 클록의 입력으로 인한 출력의 변화를 확인할 수 있었다. 또한 설계한 Edge-trggered RS 플립플롭이 Clk 신호가 High로 변화할 때에만 입력값에 따른 출력을 뽑아주는 것으로 보아 Positive Edge-triggered 임을 확인해 볼 수가 있었다.
(2) 설계
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게 소자값을 하나하나 바꿔보았는데, 금방 원하는 결과를 얻어낼 수 있었다. 약간의 운도 따라준 것 같다.
설계 실습 계획서에서 설계한 회로가 실제로 잘 구현되지 않은 것은 이상적이지 않은 각 소자들의 오차 누적과 잡음 신호 등으로 인한
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편에 속하는 대부분의 실험에는 무언가 석연치 않은 상태로 조금은 억지스럽게 결과를 도출해 낼 때가 많은데, 이번 실험은 그렇지가 않았다. 파형이나 수치적인 실습이 아니라 동작을 확인하는 실습이어서 그런 부분도 있을 것이다. 하지만
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수 있었다.
좀 더 직접적으로 문제를 다뤄보면, Pspice를 사용해서 설계한 엠프는 1700배의 아주 큰 이득을 얻어낼 수 있도록 설계되었는데 이를 현실로 가져와 보니 실제로 우리의 실험 환경에서는 만들어 낼 수가 없는 엠프였다. 또 하나의 큰
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획서는 잘 작성되었다고 생각하는가? 계획서에서 자신이 설계한 회로, 또는 방법이 틀렸다면 왜 틀렸다고 생각하는가? 무엇을 배웠고 무엇을 느꼈는가?
계획서에는 큰 문제가 없다고 생각한다. Pspice 상에서는 제대로 동작이 되었기 때문이다.
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는 얻어내지 못하였다. 또한 커패시터와 저항비에 대한 주파수의 변화는 예비레포트와 같이 커패시터 값과 저항비가 증가함에 따라 주파수가 감소하게 되는 결과를 얻어냈지만 이 역시도 다른 조의 결과에 비해 상대적으로 변화의 정도가 미
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램프를 통해서 눈으로 확인해 볼 수 있었다. 또한 AND 게이트와 OR 게이트의 딜레이 시간을 측정해 보았는데, 이 때 하나의 게이트가 갖는 딜레이 시간이 매우 짧으므로 4개의 게이트를 직렬로 연결해서 나온 딜레이 시간을 다시 4로 나눠주는
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정, 기록하고 그 결과를 3.3(b)의 SPICE결과와 함께 그래프로 그려서 제출하라.
주파수
입력전압
출력전압
DB
주파수
입력전압
출력전압
DB
10 ㎐
10 mV
20 mV
6
100 ㎑
8 mV
450 mV
35.0
100 ㎐
10 mV
50 mV
13.9
300 ㎑
7 mV
210 mV
29.5
1 ㎑
12 mV
200 mV
24.4
1 ㎒
5.5 mV
90 mV
2
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한 VGS, ID으로 3.2를 참고하여 , , , 의 값을 구하여라
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▣ 4.6 4.2에서 기록한 것을 그래프(excel 이용)로 나타내어라. 그래프가 이론부의 그림 11.3과 같은가? 같지 않으면 그 원인을 분석하여라. 그래프 상에서 Vth, Noise margin을 측정한다.
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