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논리회로를 구성하여 실험을 통하여 진리표를 작성하라.
6. 실험 내용 및 결과
(1) 인버터 게이트의 회로를 구성하고 0V와 5V의 값을 가진 1kHz 구형파를 Vi에 연결한다. 입력전압 Vi와 출력전압 Vo를 각각 Ch1과 Ch2에 연결하고 DC coulping mode에서 파형
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게이트는 6.5ns, OR 게이트는 8ns의 딜레이 시간을 갖는 것을 알 수 있었고, 이 둘의 차이는 매우 미세하므로 두 게이트 간의 딜레이 시간을 거의 같은 것으로 볼 수 있겠다는 결론에 이르렀다.
세 번째 실습에서는 NAND 게이트의 논리함수 입출력
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4~12장까지의 실험
(1) Figure 3.5의 Y2 논리식, 회로도, 사진, 진리표.
논리식 = B\' ∙ ( A⊕ C ) + ( ( A ⊕ C ) ⊕ D ) ∙ B
2. Figure 3.5의 Y2의 little m notation.
F = ∑m(2,3,5,6,8,9,12,15)
3. Karnaugh map과 minimize논리식
4. Minimize된 회로
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게이트웨이의 구현과 제어방법, 부산여자대학, 2007
이지혜, 논리회로학습을 위한 학습도구의 설계 및 구현, 경남대학교, 2004
최훈규 외 3명, 게이트 레벨 논리 검증 시스템, 대한전자공학회, 1987 Ⅰ. 논리게이트의 개요
1. 기본적인 논리게
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논리 게이트 설계, 동국대학교
김성경 외 3명(2010), 새로운 패리티 보존형 가역 논리게이트, 대한전자공학회
김주엽 외 1명(2006), 병렬 SOA-MZI 구조들을 이용한 XOR, NOR, OR, 그리고 NAND 기능들을 가진 전광 복합 논리 게이트들, 대한전자공학회
서
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