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피크레벨을 0V로 묶어 놓는 회로이다. 만큼 dc레벨이 올라가므로 0V이상으로 클램프 된다.
8) 능동피크 검출기
피크 검출기는 입력 파형의 피크값과 같은 DC전압을 출력으로 내주는 회로이다. 커패시터는 입력전압의 피크값에서 오프셋 전
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특성이 나타나는가를 확인한다.
(3) 그림 10-2 회로에 함수발생기를 사용하여 정현파를 입력하고 그림 10-6과 같은 위상 지연이 나타나는가를 확인하라. 이론값과 비교하라. 1. 실험 목적
2. 실험 준비물
3. 기초 이론
4. 실험 진행방법
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파형을 오실로스코프로 관찰하여 위상지연각 를 관찰하여 표 <11-2>에 기록하라.
(4) 임피던스의 크기 ,위상각 을 계산하여 <표 11-2>에 기록하라.
(5) 위의 실험을 로 하여 반복하시오.
그림 11-3 RL 회로 위상지연 실험
[표11-2]
측정값
계산
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실험 진행 및 예상
1. [대역통과필터 및 대역저지필터 실험]
(1) <그림 13-3>의 (a)와 (b) 회로를 차례로 꾸미고 다음의 실험을 순차적으로 수행하라. 는 저주파 발진기의 출력 주파수를 50 [Hz] 에서부터 1 [MHz] 로 변화시키면서 입력 파형의 전압
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회로처럼 반파정류파형의 주파수의 2배이기 때문에 위에서 구한 두 회로의 VDC값보다 2배가 크게 된다. 이것이 브리지정류회로가 가장 우수하다는 우리조의 생각에 가장 큰 이유로 작용하게 되는 것이다.
그 밖에도 실험중 주의해야 할 사항이
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줄어들게 됨을 알수있었고 즉 테브난저항의 존재 그 자체때문에 최대전력전달을 50%로 제 한하는 이유가 된다 1. 실험제목
2. 실험목적
3. 관련이론
4. 결선도
5. 실험기기 및 재료
6. 실험방법
7. 실험결과
8. 검토 및 고찰
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12장 테브낭 정리
실험 목적
1. 선형저항성 회로망을 테브낭 등가회로로 변환한다.
2. 여러 가지 부하저항의 효과를 비교함으로써 <목적1>의 회로망과 테브낭 회로가 등가인 것을 증명한다.
이론요약
• 테브낭 정리
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(5) 그림 8-5에서 R4의 값을 바꾸어 가며 출력전압을 측정하고 이론치로 이득을 구하고 측정치로 구한 값을 표 8-4에 기록하라.
R₂
전압이득(계산값)
1㏀
-3 V
2㏀
-18 V
3㏀
-36 V 1. 실험 목적
2. 실험 준비물
3. 기초 이론
4. 실험 진행방법
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지고 , , , 의 식을 이용하여 35-4를 구할 수 있다.
6. 토의
우선 정확하기 알지 못하는 내용에 대하여 실험을 하여 약간 어려움을 겪었다. 그래서 실험 분석할 때도 잘 안나온 점이 있고 오차도 크게 발생하였던 것 같다. 4단자 회로망을 보면 이
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되고 I2=909.1uA가 된다.
1) 실험35 : h파라미터의 측정
1) 회로35-6
실험 회로도
시뮬레이션 결과
분석 : 강의자료에 있는 2N404대신 A1266으로 PNP트랜지스터를 사용하라는 것을 확인하여 그것으로 사용하려고 했으나 확인해본 결과 두 개의 소자가 모
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