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-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
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플립플롭 지연시간만 3배로 걸리므로 총 지연시간은 150ns이다.
그러므로 최대 클럭 주파수는 1/150ns = 6.7MHz 이다.
7.11 순서 0,1,2,3,4,5의 mod-6 비동기 계수기를 하강 에지 트리거 JK 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기
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3 Q
+5
0
3. FF 4 Q
+5
0
그림 9-8
Clock
+5
0
4. FF 1 Q
+5
0
4. FF 2 Q
+5
0
4. FF 3 Q
+5
0
4. FF 4 Q
+5
0
그림 9-10
표 9-1
펄 스
카운트 상태
Clock
+5
0
6. , A
+5
0
6. , B
+5
0
6. , C
+5
0
6. , D
+5
0
그림 9-12
Clock
+5
0
7. FF1 Q 9
+5
0
7. FF2 Q 8
+5
0
7. FF3 Q 11
+5
0
7. FF4 Q 12
+5
0
그림 9-14
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회로가 복잡해 진다
▶couter-up 카운터를 구성하는 경우 Q대신 Q'의 출력을 각단의 AND 게이트의
입력에 넣어 준다
3. JK 플립플롭에 의한 동기식 카운터
▶JK 플립플롭은 J=K=1일 때 T 플립플롭과 마찬가지로 2진 계수 동작
▶각 단의 플립플
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에지 일 때
출력 값에 변화가 생긴다.
74_163 Modulo 16 Counter
P 와 T 는 Enable 단자로
값이 1로 입력 되었을 때 CLK 값에 따라 출력이
결정된다 사용 칩에 대한 설명
회로 동작 원리
회로 변경의 이유
Modulo 6 카운터 설계 과정
상태도
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회로의 최대 클럭 주파수를 구하라.
(11) 동기식과 비동기식 계수기의 차이점을 설명하라.
(12) 증/감계수의 동작원리를 설명하라.
(13) <그림19.15>의 회로에서 X가 0→1 또는 1→0 일 때 플립플롭의 상태가 변한다. 원인을 분석하고 대책에 대
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Duty ratio =
※ R1 = 5K옴, R2 = 5K옴일 때, D = 66.6
④ 555 Timer의 주파수를 10kHz를 만드시오.
주파수 구하는 공식이
이므로,
f가 10kHz가 되려면 R1 = 약 4K옴, R2 = 약 5K옴이 되어야 한다. 1. 실험목표
2. 관련이론
3. 데이터 시트
4. PSpice 시뮬레이션
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에지에서 다음 신호의 HIGH, LOW가 바뀌는 것을 알 수 있었다.
실험 (3)
* 회로 동작 설명
위의 회로에서 스위치를 입력 b단자에 연결하면 74164 입력 A에 0이 입력되고 이 입력이 클록펄스의 상승 에지마다 입력 A에 들어온 데이터가 클록펄스의 주
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립플롭과 T 플립플롭을 결합한 것이다
입력은 J,K 두개로서, 각각 RS 플립플롭의 S,R과 마찬가지의 역할을 한다
JK 플립플롭에서는 T 플립플롭에서처럼 J=K=1일 때 출력이 반전될 뿐이다
회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브
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플립플롭 JK 플립플롭
Q Q(t+1)
D
0 0
0
0 1
1
1 0
0
1 1
1
Q Q(t+1)
T
0 0
0
0 1
1
1 0
1
1 1
0
D 플립플롭 T 플립플롭
12 다음 용어를 간단하게 설명하여라.
(1) 디코더 : n비트의 2진 입력을 받아 2개의 출력 중 하나를 선택하여 활성화시켜 주는 조합 논리 회로
(2)
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