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D latch
- D latch의 특성 실험을 위해 <그림 3>의 회로를 구현하였다.
- 입력 D와 C의 조합을 통해 <표 2>와 같은 특성표를 얻을 수있었다.
입력
출력
D
C
Q
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
- D latch의 동작을 <그림 4>와 같은 시간도표상에서 어떻게
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D 플립플롭을 나타내는 회로로서 앞 절의 클럭 동기 RS 플립플롭과 유사한 구조를 가지고 있다. 차이점으로는 두 개의 입력 R과 S가 하나의 입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D
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