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end if;
if(En = \'1\')then
rd_in <= road_in;
end if;
end if;
end process;
updn_out<= rd_in;
end behav;
updn : \'0\' = up_count, \'1\' = down_count
Rst : \'0\' = reset
En : \'1\' = road_in 값 출력
road_in : 임의 입력값
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up-down 카운터와 같게 나온다. 입력 X가 1일 경우 출력은 0에서 7까지 카운터 되고 X가 0일 경우 propagation delay 이후 7에서 0으로 카운터 된다.
[예비실험 1-3] VHDL 언어로 다시 설계하여 비교하시오.
[예비실험 2-1] Mod 9 카운터를 VHDL로 설계하시오.
Mod
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