|
디지털회로설계 및 언어
Verilog practice
2000000000 000
Practice 1: Up counter
Practice 2: Down counter
Practice 3: Up-down counter
Practice 4: Moore FSM “1011” Sequence Detector
Prob.1: Falling Edge Detector
Falling_Edge_Detector.v source code
module Falling_Edge_Detector(sequence_in,clock,reset,de
|
|
|
end if;
if(En = \'1\')then
rd_in <= road_in;
end if;
end if;
end process;
updn_out<= rd_in;
end behav;
updn : \'0\' = up_count, \'1\' = down_count
Rst : \'0\' = reset
En : \'1\' = road_in 값 출력
road_in : 임의 입력값
|
|
|
Up-Down Network Cluster의 약자
의 형성이다. Middle- Up-Down형 역할구분이 잘 되어 있고 개발과 생산을 분담하는 Network가 형성되어 있으며 외부환경변화에 개방적이고 구성주체간 조직문화가 유사한 클러스터가 바로 MUD-Net Cluster이다.
<그림 3> MUD-
|
|
|
UP-DOWN
동작
1
UP 카운터 동작
clock pulse
Q2
Q1
Q0
0
0
0
0
1
0
0
1
2
0
1
0
3
0
1
1
4
1
0
0
5
1
0
1
6
1
1
0
7
1
1
1
0
DOWN 카운터 동작
clock pulse
Q2
Q1
Q0
0
1
1
1
1
1
1
0
2
1
0
1
3
1
0
0
4
0
1
1
5
0
1
0
6
0
0
1
7
0
0
0
<8진 카운터>
아래 표는 3bit 8진 계수기에 대한 동작을 보여주
|
|
|
up-down 카운터를 JK 플립플랍으로 설계하기 위한 테이블을 그리고 입력식을 구하시오.
현재 상태
입력
다음 상태
플립플랍 입력
C
B
A
X
C
B
A
JC
KC
JB
KB
JA
KA
0
0
0
0
1
1
1
1
X
1
X
1
X
0
0
0
1
0
0
1
0
X
0
X
1
X
0
0
1
0
0
0
0
0
X
0
X
X
1
0
0
1
1
0
1
0
0
X
1
X
X
1
0
1
0
0
0
0
1
0
|
|
메뉴펼치기
