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)
2. 010 다음에 +1 => 011 이지만
reset=1 이므로 001(1-초기)-0001000(주사위1))
3.하강에지이므로 en=0 이라도 반응 X □ 전자 주사위 ▶ 1) VHDL Code
□ 전자 주사위
===== 2) Test Bench : VHDL Code =====
□ 전자 주사위 ▶ 3) 결과 파형
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VHDL 기초와 응용
이 대 영 | 홍릉과학출판사 | 1996년 01월
[2] 하드웨어 엔지니어를 위한 VHDL
박 세 현 | 그린 | 1998년 02월
[3] Real XILINX FPGA World
김 혁 | 엔트미디어 | 2006년 04월
[4] ISE를 이용한 VHDL 및 FPGA 실습
김 재 철 | 홍릉과학출판사 | 2005년 02
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파형n when others;
예) entity logic is
port ( x : in std_logic_vector( 1 downto 0 );
y : out std_logic_vector( 3 downto 0 ) );
end logic;
architecture sample of logic is
begin
with x select
y <= "0001" when "00",
"0010" when "01",
"0100" when "10",
"1000" when others;
end sample;
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파형 화면이다.
< 실험에 대한 고찰 >
이번 실험에서는 FPGA 킷을 사용하여 계산기를 설계하였다. 지난번의 디지털 시계 실습 때도 많이 헤맸었는데 이번 실습에서는 Vhdl Module파일이 3개나 되어서 처음에 소스코드를 작성하는데에 엄청나게
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파형을 통해 경우에 따른 ATM기의 동작(reset 값에 따른 동작여부, 비밀번호 일치 여부에 따른 동작여부, 계좌조회 기능, 출금 기능, 입금 기능, 송금 기능)이 성공적으로 수행되는 것을 확인하였다.
처음 우려와는 달리 프로젝트를 성공적으로
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VHDL 및 Design Analysis를 이용하여 설계검증 하였다. 25000컬러구현을 목적으로 한 Digital controller이나 직접적으로 OLED를 통하여 검증을 하지 못하였으나, 입력값과 결과값의 확인을 통하여 필요한 부분만을 설계하여 chip 및 처리속도에서 만족할 수
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