디지털실험 - 실험 10. 4-Phase clock 발생기 결과

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디지털실험 - 실험 10. 4-Phase clock 발생기 결과에 대한 보고서 자료입니다.

목차

QA, QB 출력
CLK, QA 출력
<실험 1>은 SN7476, SN7404, SN74139 소자들을 이용하여 회로를 구성하고, 클럭(CLK)입력에 구형파를 인가하여 QA와 QB를 출력하는 4상 클럭(4-phase clock)회로를 구성하는 실험이었다. 먼저 QA와 QB는 Y0, Y1, Y2, Y3 출력단자에 있어 스위치와 같은 것이다.


위의 시뮬레이션 결과값을 통해서 <실험 1>에 대해 분석해보자면, QA와 QB의 출력값이 High가 될 때마다 Y0, Y1, Y2, Y3값도 한번 씩 High값을 출력하는 것을 알 수 있다. 먼저 0~80ns 구간을 보면, QA가 High로 출력된 구간 10~20ns에서 Y1이 출력되었고, QA, QB가 같이 High로 출력되는 구간 30~40ns에서 Y3가 출력되었다. 그리고 QB가 High로 출력된 구간 50~60ns에서는 Y2가 출력되었다. 마지막으로 QA와 QB가 Low인 구간 70~80ns에서는 Y0가 출력되었다.
이러한 원리로 작동한다는 것을 예비보고서를 쓸 때에는 몰랐지만 이번 실험을 통해서 알게 되었다.
1. 실험 결과

본문내용

1>과 <실험 2>는 QA와 QB의 출력값이 High가 될 때마다 Y0, Y1, Y2, Y3값도 한번 씩 High값을 출력하는 것을 알 수 있다. 먼저 0~80ns 구간을 보면, QA가 High로 출력된 구간 10~20ns에서 Y1이 출력되었고, QA, QB가 같이 High로 출력되는 구간 30~40ns에서 Y3가 출력되었다. 그리고 QB가 High로 출력된 구간 50~60ns에서는 Y2가 출력되었다. 마지막으로 QA와 QB가 Low인 구간 70~80ns에서는 Y0가 출력되었다. 이러한 원리로 작동한다는 것을 예비보고서를 쓸 때에는 몰랐지만 이번 실험을 통해서 알게 되었다. 출력된 결과들은 위의 <실험 2> 결과 분석을 한 곳에서 진리표를 통해 나타내었으며, 파형이 조금 깨끗하지 못하다는 점을 빼면 별다른 오차는 발생하지 않은 실험이었다. <실험 3>은 아쉽게도 파형이 제대로 출력되지 않아 결과값을 제대로 작성하지 못하였고, 그 값을 시뮬레이션을 통해 대체하였다. <실험 4>는 위의 실험들과는 달리 3상 클럭(3-phase clock)회로를 구성하는 실험이었다. CLK과 을 비교하여 측정한 파형을 찍은 사진에서 알 수 있듯이, 클럭값이 계속해서 주어지면 출력값은 한 구간을 건너 띄면서 값이 출력된다는 것을 알 수 있다. 3상 클럭은 4상 클럭과 달리 , 가 각각 번갈아가면서 출력된다는 것을 알 수 있었다. 결과값을 위의 실험들에 비해 생각보다 단순하게 측정되었다. 구하려는 값이 두 가지 이므로 다소 간단한 실험이었다. 회로도는 <실험 1>과 크게 다르지 않지만 추가적인 게이트들을 사용했다. JK플립플롭 소자에서 출력된 결과값들이 각각 소자로 입력되어 출력된 결과들이다. 이로써 JK플립플롭이나 RS플립플롭과 같은 기본적인 플립플롭을 이용하는 실험인 것을 알 수 있었으나, JK플립플롭을 사용한 이유는 RS플립플롭을 보완한 플립플롭이므로 JK플립플롭을 사용했다고 생각한다. 최근 일련의 실험들이 계속해서 오실로스코프와 함수발생기를 이용한 실험들이었는데, 두 가지 실험 기구 모두 사용하는 데 익숙하지 않아 계속해서 어려움을 겪고 있다. 하지만 이번 실험을 통해서 알게 된 점은 함수발생기의 주파수를 낮추면 출력파형이 더 크게 출력된다는 것 등 이러한 사실들에 대해 하나 둘씩 익히게 되면서, 함수발생기나 오실로스코프에 대한 사용법도 조금씩 더 알아가고 실험하는 데 도움도 많이 되는 것 같다는 생각이 드는 실험이었다.

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디지털실험,   전기공학,   전자공학,   디지털실험