신호분석기 동작 및 공통 이미터 증폭기의 주파수응답 예비레포트

소개글

신호분석기 동작 및 공통 이미터 증폭기의 주파수응답 예비레포트에 대한 보고서 자료입니다.

본문내용

수에 대한 그래프
; 입력 RC 회로에 대한 증폭기의 저주파 응답곡선.
b) ㏈/octave : 주파수의 두배 또는 절반에 대응.
ex) f가 100㎐에서 200㎐로 증가 : 1 옥타브.
f가 100㎐에서 50㎐로 감소 : 1 옥타브.
-20㏈/decade -6㏈/octave
-40㏈/decade -12㏈/octave
(4) 입력 RC 회로에서 위상천이
입력 RC 회로에서 위상각 ;
i) 중간영역 주파수에서, XC1 0Ω, →
ii) 임계 주파수에서, XC1 Rin,→
iii) f=0.1fc(1decade아래)에서, XC1 10Rin,
→
⇒ f가 0에 접근함에 따라 입력 RC 회로를 통한 위상천이는 90o에 접근.
그림 5 RC 회로에서 위상각 대 주파수.
그림 6 입력 RC 회로에서 베이스 전압의 위상은 중간영역 주파수
이하에서 입력 신호전압의 위상보다 만큼 앞선다.
(5) 출력 RC 회로
그림 7 (a) 출력결합 커패시터 C3와
컬렉터 저항 RC및 부하저항 RL로 구성된 RC 회로.
그림 7 (b) 교류 등가회로 (단, Tr의 내부저항은 ∞라 가정).
C3의 왼쪽을 테브난 등가회로로 변환
→ 컬렉터 전압을 등가전압원으로, RC를 등가 직렬저항으로 변환
⇒ 그림 7 (c)
출력 RC 회로의 임계주파수 ;
증폭기 전압이득에 대한 출력 RC 회로의 효과는 입력 RC 회로와 유사.
신호주파수 f ↓ → XC3↑ ⇒ C3양단에 더 큰 전압강하.
⇒ ∴ 부하저항에 걸리는 전압 감소
→ 즉, 출력 전압 감소 → 전압이득 감소.
f = fc이면, 신호전압은 0.707배로 감소 → 즉, 전압이득이 3㏈ 감소.
(6) 출력 RC 회로에서 위상천이
출력 RC 회로에서 위상각 ;
i) 중간영역 주파수에서, XC3 0Ω, →
ii) 임계 주파수에서, XC3=RC+RL,→
iii) f가 0에 접근(XC3→ ∞에 접근)함에 따라, 위상천이는 90o에 접근.
(7) 바이패스 RC 회로
바이패스 커패시터 C2와 이미터에서 바라본 저항 Rin(emitter)로
구성된 RC 회로.
중간영역 주파수에서 XC2 0Ω, → 이미터가 교류접지.
⇒ 증폭기 이득 :
f ↓ → XC2↑ ; 이미터와 접지 사이의 임피던스 증가
→ 이미터는 교류접지가 안됨(그림 8).
→ 이득 감소.
, where 인 임피던스
그림 9 바이패스 RC 등가회로의 전개
(a) C2와 Rin(emitter)로 구성된 바이패스 RC 회로.
(b) Tr의 베이스에서 Vin쪽으로 테브난의 정리 적용.
(c) 등가저항 Rth와 등가 입력전압원 Vth(1)으로 대체.
(d) C2에서 바라본 전체저항 =
(e) 다시 테브난의 정리 적용 → 등가 RC 회로.
⇒ ∴ 임계주파수
[2] 보드 선도(Bode Plot)
- 보드 선도 : Semilog 그래프에 dB 전압이득(y축) 대 주파수(x축)를 그린 것.
(x축 : 주파수, log scale, y축 : dB 전압이득, linear scale)
(RC회로와 그에 대한 저주파 응답)
임계주파수(-20dB/decade로 이득감소 시작점 : 하한 임계(절점)주파수) fc에서의 이득.
이상적인 경우 : 0dB
실제의 경우 : -3dB
[3] 증폭기의 전체 저주파 응답
- 입력 RC 회로, 출력 RC 회로, 바이패스 RC 회로 전체의 복합적 효과 검토
- RC 회로망 중 한 개가 다른 두 개보다 임계주파수가 크면, 우성(dominant) RC 회로
- 다른 두 개의 RC 회로망은 임계주파수 이하에서 -20dB/decade 롤-오프 추가의 원인
(다른 임계주파수를 갖는 세 개의 저주파 RC 회로망에 대한 증폭기 응답의 복합 보드 선도)
- 가장 큰 fc(input)에서 최초의 절점, 이득이 -20dB/decade의 롤-오프로 감소 시작
- fc(output)까지 계속 감소하면, 이점에서 출력 RC 회로에 의해 -20dB/decade가 부가되어 -40dB/decade의 롤-오프로 감소 시작
- fc(bypass)까지 계속 감소하면, 이점에서 바이패스 RC 회로에 의해 -20dB/decade가 또 다시 부가되어 -60dB/decade의 롤-오프로 감소 시작
Chapter2. 실험 결과 (시뮬레이션)
PSpise 모의실험 - Ch.6 신호분석기 동작 및 공통 이미터 증폭기의 주파수 응답
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 Schematic 및 입력전압(), 출력전압()의 파형을 해당 표에 포함하여 시뮬레이션 결과의 적절성을 보이고, 출력전압()의 크기(Peck to Peck)를 아래의 표에 표시하시오. 의 Peak to peak는 20 mV, freq는 10 Hz, 100 Hz, 1 kHz, 100 kHz, 1 MHz, 30 MHz, 는 20 V로 설정하고, 두 주기의 입출력 파형이 출력되도록 설정하시오. Run to time = (단, 트랜지스터의 제조사에 따라 실제 증폭율과 차이를 보일 수 있음)
Schematic
Vo (Freq= 10 Hz),
Vo (Freq= 100 Hz)
Vo (Freq= 1 kHz)
Vo (Freq= 100 kHz)
Vo (Freq= 1 MHz)
Vo (Freq= 30 MHz)
Frequancy(Hz)
Vout(V) [peck to peck]
10 Hz
14mV, 0.7
100 Hz
360mV, 18
1 kHz
1.3V, 65
100 kHz
1.6V, 80
1 MHz
1.6V, 80
30 MHz
1.2V, 60
Reference
[정보통신 기술용어해설 > 통신/네트워킹 > 무선/이동통신 > 무선 전파 > 무선(RF) 측정 > 무선/RF 측정기 > 스펙트럼분석기]
http://www.ktword.co.kr/abbr_view.php?m_temp1=2164
[Fundamentals of Microelectronics]
B.Razavi 저 | John Wiley 2nd Edition
[전자회로실험]
이현규, 김영석 저 | 충북대학교출판부
[FLOYD 기초회로실험 제9판 - 원리와 응용]
David M. Buchla 저 | 도서출판 ITC
[전기 전자 통신공학도를 위한 기초회로실험]
강경인 저ㅣ문은당

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