FET [field effect transistor] 전계 효과(電界效果) 트랜지스터

본문내용

양단의 전압 강하가 0 [V] 이므로 직류해석을 위해 그려진 그림 2의 회로에 나타낸 바외 같이 단락회로와 등가로 취급된다. 그림 2의 루프에 시계 방향으로 Kirchhoff의 전압 법칙을 적용하면
이므로
이다.
는 고정된 직류 공급원이므로 전압 의 크기는 고정되어 있고, 따라서 이 회로를 “고정 바이어스 회로“라고 한다.
드레인 전류 의 값은 Shokley방정식으로 구할 수 있다.
그림 3의 Shokley방정식 그래프에서 도식적인 방법으로 해석 할 수 있다. 방정식을 그래프로 그릴 때 로 선택하면 가 된다.
그림 3 Shokley방정식을 그리는 방법 그림 4 고정바이어스회로의 해를 구하는 방법
그림 4의 고정된 의 그래프를 인 곳에 겹쳐 놓으면 드레인 전류는 의 선분 사이에서만 결정된다. 이 교차하는 점이 점(quiescent point) 또는 동작점(operating point)이라고 한다. 는 동작점으로부터 드레인 전류축을 향하여 수평선을 그음으로써 알아 낼 수 있다.
드레인 - 소스 간 출력전압은 다음과 같이 Kirchhoff의 전압 법칙을 적용하여 나타낼 수 있다.
이므로
단일 첨자로 표기된 전압은 접지에 대한 전압을 의미한다. 그림 2의 회로에서
이다. 2중 첨자 표기에 의해
또는
그리고
또한,
이고
그리고
이다.
▶자기 바이어스 회로
자기 바이어스(self_bias)회로의 경우에는 고정 바이어스와는 달리 하나의 교류공급원만을 필요로 하고 게이트-소스간 제어 전압 는 그림 5의 소스에 연결된 저항로 결정된다.
직류해석에서 커패시터는 역시 개방회로로 대치되고, 저항 는 이므로 단락회로 볼 수 있다. 따라서 그림 6과 같은 직류등가회로를 얻을 수 있다.
를 통과하는 전류는 소스 전류 이지만 이므로, 다음과 같이 되며
그림 5 JFET 자기바이어스회로 그림 6 자기바이어스회로의 직류해석
그림 6의 루프에서 다음 식을 유도 할 수 있다.
그리고
또는
윗식에서 볼 수 있듯이 는 출력 전류 의 함수이며 고정 바이어스의 경우와 같이 고정된 값이 아니다.
수식적 해석은 단지 을 Shockley 방정식에 대입하여 얻어지고 다음과 같이 나타난다.
또는
이다. 이식을 전개하여 정리하면 다음과 같은 형태를 얻을 수 있다.
위의 2차 방정식을 풀면 적절한 해를 얻을 수 있다.
그림 7 자기바이어스선의 점결정그림 8 자기바이어스선의 작도
도식적인 해석은 그림 7과 같은 디바이스의 전달 특성곡선을 그려야 한다. 직선 위의 점은 와 에서 정해진다.
그리고 를 포화 값의 절반으로 택하면
그리고
로 되어 이 두 점으로 그래프를 그리면 그림 8과 같이 된다. 두 직선의 교점이 동작점이 된다.
의 값은 그림 6의 출력 회로에 Kirchhoff의 전압 법칙을 적용하면 다음과 같이 얻어진다.
그리고
그러나
그리고
로 되고, 또한
그리고
▶전압 배분기 바이어스 회로
그림 9의 회로는 직류해석을 위해 그림 10과 같이 다시 그릴 수 있다. 는 양단의 전압과 같으며, 다음과 같은 전압배분법칙으로 수할 수 있다.
그림 10의 루프에 시계방향으로 Kirchhoff의 전압법칙을 적용하면,
이다.를 대입하면 다음을 얻는다.
그림 9 전압 배분기 바이어스회로그림 10 그림 9의 등가회로
식 은 직선으로 표현되며 이것을 그림 11에 나타내었다. 그리고 의 값은
에서 구할 수 있다.
이 결과는 식 을 그리는데 있어서 로 선택하면 의 값은 볼트로 됨을 의미하며 이러한 점을 그림 11에 나타내었다.
다른 한 점을 구하기 위해서는 임을 이용하면
임을 알 수 있다.
그림 11 전압배분기 바이어스회로에서그림 12 동작점에 대한 의 영향
회로 방정식 작도
수직 축 상의 교점은 로 결정되고, 는 입력 회로로 결정되므로, 값이 증가하면 값은 그림 12에서와 같이 감소하게 된다. 그림 12에서 보면 값의 증가는 동작점에서의 값을 감소시키며, 따라서 값이 더 큰 음의 값으로 되게 한다.
동작점값 와 가 결정되면, 나머지 회로의 해석은 다음과 같다.
(2) 접지방식에 따른 특성
▶소오스 접지 증폭기
▷전압이득
전압이득은 교류등가회로에서 구할 수 있다. 출력전압 는 와 의 병렬회로에 흐르는 전류 에 의해서 생긴다. 따라서 출력전압은
FET의 저항 가 회로저항 보다 훨씬 크면 전압이득은 근사적으로 다음과 같이 된다.
그림 13 (a)회로 (b)교류등가회로 (c)다시 그린 교류등가회로
▷입력 임피던스
FET 회로의 입력 임피던스는 주로 게이트 단자와 접지 사이의 저항에 의존한다. FET 자체의 교류 임피던스는 거의 개방회로이지만, 입력에서 본 것은 게이트와 접지 사이의 임피던스이다. 그림 14에서 입력 임피던스는
그림 14 공통 소스 JFET 증폭기
그림 15의 전압 배분기회로의 경우에는
그림 15 FET 증폭기 입력임피던스
▷교류 출력 임피던스
출력측에서 증폭회로를 본 임피던스는 기본적으로 드레인 소스간의 FET 저항과 바이어스저항 에 기인한다. 그림 16의 경우 출력 임피던스는
그림 16 FET 증폭회로의 출력임피던스
▶공통 드레인 회로
JFET 소스 플로워 전압이득은 1보다 작고 위상반전이 없다. 또 입력 임피던스는 매우 크고 출력임피던스는 매우 작다.
그림 17 소스 플로워(공통 드레인)회로
▷전압이득
교류신호의 출력은 소스 단지에서 취한다. 그림 18에서 출력전압은
전압 는
이므로 출력전압은
이를 다시 쓰면
따라서 전압이득은
이 식에서 알 수 있는 바와 같이 전압 이득은 비반전이고 값은 1보다 작다. 가 1보다 훨씬 커짐에 따라 이득값은 1에 접근한다.
그림 18 소스 플로워의 교류등가회로
▷입력임피던스
FET 소스 플로워의 입력 임피던스는 게이트저항의 값과 같다.
게이트에 전압배분기가 있으면 입력저항은 다음과 같다.
▷출력 임피던스
그림 19 소스 플로워 교류등가회로
FET 소스 플로워의 출력 임피던스는 소스측을 들여다보는 임피던스이다. 그림 19를 보면 소스저항 가 전류원 와 병렬인 디바이스 출력저항 와 병렬로 연결되어 있다. 전류원을 저항 과 직렬인 전압원으로 대치한 다음 전압원을 0으로 만들면 출력임피던스 를 다음과 같이 쓸 수 있다.

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FET특성,   FET,   JFET