디코더와 인코더

목차

1. 디코더(decoder)

2. 인코더(encoder)

3. 우선순위 인코더

4. 멀티플렉서

5. 가산기(adder)
1) 반가산기(half adder)
2) 전가산기(full adder)

6. 패리티 발생기

본문내용

력되면 D이 출력되고, 2진 2(S=1,S=0)가 입력되면 D가 출력된다. 마찬가지로, 2진 3(S=1,S=1)이 입력되면, D이 데이터 출력선으로 출력된다. 표는 이와 같은 동작을 정리한 것이다.
< 4×1 데이터 선택기/멀티플렉서의 논리 기호 >
INPUT
OUTPUT
S
S
D
D
D
D
0
0
0
1
1
0
1
1
회로의 동작을 구현하는 논리회로를 보면 출력 데이터는 선택된 입력 데이터와 같다. 입력 데이터와 선택 입력 항을 사용하면 출력에 대한 논리식은 다음과 같다.
Y=D + SD + SD + SSD
5. 가산기(adder)
컴퓨터의 연산 기능 중에 덧셈의 기능을 수행하는 것이 가산기(adder)이다. 가산기의 종류에는 반가산기(half adder)와 전가산기(full adder)가 있다.
1) 반가산기(half adder)
자리올림은 고려하지 않고 두 비트 A, B만을 입력으로 받아서 출력에 그의 합 S와 자리올림 수 Co를 각각 1 비트씩 출력하는 회로이다.
< 논 리 식 >
2) 전가산기(full adder)
자리올림수를 고려한 가산회로 즉, 입력으로 A(더해지는 수), B(더하는 수), Ci (아랫자리에서의 자리올림)의 3 비트를 받아들여 3 입력의 합 S와 윗자리로 올라갈 자리올림(carry-out) Co를 각각 1 비트씩 출력한다.
< 논 리 식 >
4. 패리티 발생기
디지털 시스템에서 여러 개의 비트로 구성된 2진수의 신호들이 전송되는 과정에서 외부 잡음, 전압의 불안정 등에 의해 신호 내용에 변화가 생겨 0이 1로 또는 1이 0으로 바뀌는 경우가 발생할 수 있다.
전송 도중에 발생할 수 있는 1비트의 오류를 탐지하고 정정하기 위한 방법으로 송신측에서는 자료 비트에 1개의 패리티 비트를 첨가하여 송신한다.
이러한 패리티 비트를 생성해 내는 회로를 패리티 발생기(Parity Generator)라고 하고, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
패리티 비트의 논리 값을 정하는 방식에는 짝수 패리티(Even Parity)와 홀수 패리티(Odd Parity)의 두 가지가 있다.
☞ 짝수 패리티 : 패리티 비트 자신을 포함한 전체 비트에서 1인 비트 수가 짝수가 되는 것.
☞ 홀수 패리티 : 패리티 비트 자신을 포함한 전체 비트에서 1인 비트 수가 홀수가 되는 것.
아래표는 ASCII 문자 '8'과 '9'를 홀수 및 짝수 패리티로 조합하는 과정을 나타낸 것이다.
전송하고자 하는 3개 비트 외에 1개의 부가적인 패리티 비트를 추가한 진리표이다. 입력은 A, B, C로 하고 패리티 비트는 P, 홀수 패리티라 정의한다.
< 3비트 홀수 패리티 진리표 >
진리표에 따른 논리식은 다음과 같다.
< 홀수 패리티 회로 >
논리식에서 논리 게이트를 이용하여 회로를 구성하면 위의 그림과 같이 된다.
☞ 홀수 패리티 회로
홀수 패리티를 사용할 때 패리티 비트가 1이면 데이터 선에 존재하는 1의 개수는 짝수, 0이면 데이터 선에 존재하는 1의 개수가 홀수이다.

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