[디지털시스템] ALU - Arithmetic Logical Unit 결과보고서

소개글

[디지털시스템] ALU - Arithmetic Logical Unit 결과보고서에 대한 보고서 자료입니다.

목차

① Arithmetic Logical Unit의 시뮬레이션 결과

① Arithmetic Logical Unit의 설계

본문내용

두 18종류이므로, 32bit 32to1MUX를 이용하여 결과값을 최종 output인 'result'에 저장한다. 이 때 MUX의 input은 위에서 연산의 각 결과값들로 저장한 'op@(@는 숫자)'가 되고, 19번째 input부터는 의미가 없으므로 trash[0], 즉 0으로 두었다. MUX의 select bit은 input 'op'가 된다.
op=1일 때의 multiply연산에서는 결과값의 출력에 최대 64bit가 필요하다. 따라서 32bit result로 출력할 수 있는 범위를 초과하는 경우, 상위 bit를 output 'hi_val'로 출력한다. 나머지 연산의 경우는 32bit result만으로 충분하므로, 32to1 MUX의 다른 input 값들은 모두 0이 된다.
시뮬레이션 결과를 나누어 살펴보면 다음과 같다.
이미지에서 알 수 있듯이 위부터 차례로 alusign, op, data1, data2, data3, result, hi_val 이다.
다른 데이터에서는 포트리스트의 목록을 생략하도록 하겠다.
op=0일 경우는 nop 연산이었다. 연산이 정확함을 확인할 수 있다.
앞에서도 언급하였듯이 실험 당시 모든 연산이 정확함을 확인받았으므로, 결과값 자체에 대한 고찰은 생략하도록 하겠다.
















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실제로 결과값을 살펴보면
모든 연산이 정확함을
확인할 수 있다.

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