|
REPORT
<8x1 MUX, 1X8 DEMUX>
1. 8x1 MUX
- 8X1 MUX 설계
EX) I 입력은 Bus switch로
S 입력은 Button Switch로
Y 는 LED로
entity MUX_LSI is
fort ( D : in STD_LOGIC_VECTOR(0 to 7); --BIT VETER 이라고 쓸 경우에는
S : in STD_LOGIC_VECTOR(0 to 2); --when others 안써도 됨 0과 1만 인식 가능함
|
|
|
세 번째 실습은 함수 F(A,B,C,D) = ∑m(0,2,3,8,10,11,12,14,15)를 이해하고 이를 VHDL로 알고리즘을 짜 8 to 1 MUX를 이용한 회로와 4 to 16 Decoder를 이용한 회로로 나타내는 것이다. 이 때 각 회로에는 En이 인풋으로 포함된다. MUX와 Decoder의 구조를 이해하여
|
|
|
MUX의 입력은 0과 1 그리고 n+1변수에서 제어단 변수 n 개를 제외한 나머지 1변수와 그 변수의 complement들의 조합으로 개를 구성한다.
민 텀
변 수
출 력(F)
A B C
0
0 0 0
1
001
2
010
3
011
4
100
5
101
6
110
7
111
(c)진리표
그림 11-2
민텀들에 대해 선택된 변수
|
|
|
MUX 회로와 Dip S/W 0~9 를 입력함에 따라 7-segment
LED에 해당숫자가 표시되는 회로, 8 by 3 Encoder를 제작하는 실험, 그리고
마지막으로 3 by 8 Decoder를 제작하는 실험을 하였다. 그리고 각 실험회로들
을 FPGA보드를 통해 데이터 값을 확인하는 실험 또한
|
|
|
to 1 MUX를 decoding 하여 7-segment로 display.
Part 4에서 사용한 characters인 H.E.L.O를 사용하여 7-segment를 구성
CLK을 주어 하나 decoder 출력을 4개의 7-segment 에 ¼씩 시분할로 할당.
작업 순서
소스 코드 파악 및 예상 출력치 확인
주어진 스펙에 따른 알
|
|
메뉴펼치기
