[논리회로설계]FSM_유한문자열인식기

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본문내용

izer;
architecture behave of string_recognizer is
-- Xilinx에서 입력을 클럭 신호와 같은 방식으로 사용하기 위해 IBUF component 사용
component IBUF
port(O : out std_ulogic;
I : in std_ulogic);
end component;
--내부 신호 및 상태 스트링 선언
type st_str is (s0, s1, s2, s3, s4, s5);
signal st_in, st_out : st_str;
signal Z, load : std_logic;
begin -- IBUF 컴포넌트 포트 맵
IBUF01 : IBUF port map(load, load_in);
--내부시그널인 z를 출력 z_out으로 지정
Z_out <= z;
fsm_str : process(X, st_out)
begin
case st_out is
--상태 s0 (출력 0, 0 s0, 1 s1)
when s0 =>
z = '0';
if x = '0' then
st_in <= s0;
elsif x = '1' then
st_in <= s1;
end if;
--상태 s1 (출력 0, 0 s0, 1 s2)
when s1 =>
z <= '0';
if x = '0' then
st_in <= s0;
elsif x = '1' then
st_in <= s2;
end if;
--상태 s2 (출력 0, 0 s3, 1 s2)
when s2 =>
z <= '0';
if x = '0' then
st_in <= s3;
elsif x = '1' then
st_in <=s2;
end if;
--상태 s3 (출력 0, 0 s0, 1 s4)
when s3 =>
z <= '0';
if x = '0' then
st_in <= s0;
elsif x = '1' then
st_in <= s4;
end if;
--상태 s4 (출력 1, 0 s5, 1 s2)
when s4 =>
z <= '1';
if x = '0' then
st_in <= s5;
elsif x = '1' then
st_in <= s2;
end if;
--상태 s5 (출력 0, 0 s5, 1 s5)
when s5 =>
z <= '0';
if x = '0' then
st_in <= s5;
elsif x = '1' then
st_in <= s5;
end if;
end case;
end process;
st_regs : process(rst, load)
begin
--리셋버튼이 on되면 상태는 s0
if rst = '0' then
st_out <= s0;
--로드 버튼이 입력되면 미리 저장된 다음 상태로 이동
elsif load'event and load = '0' then
st_out <= st_in;
end if;
end process;
end behave;
Conclusion
· state diagram을 통해 '유한 문자열 인식기'의 상태변화 및 출력값을 파악할 수 있었으며 'case'를 사용하여 상태변화를 표현할 수 있었다. Moore machine을 이해하고 설계하였고 IBUF의 필요성을 이해하고 코드 내에서 사용할 수 있었다.
Evaluation
유한 문자열 인식기를 설계하는 실험이었다. 언뜻 보면 어렵고 복잡하다 느낄 수 있지만 상태도를 정확히 그려낼 수 있다면 지난번 실험과 크게 다를 바 없이 상태에서 상태로 변환과 출력만 잘 잡아주면 되는 문제였다. 다만 KIT의 LED부분에 문제가 있었는지 어느 것도 제대로 작동하지 않아 조교님께 코드를 보여 드리고 말로 설명하여 패스할 수 있었는데 실제로 작동하는 것을 보지 못한 것은 아쉬움으로 남는다.

키워드

논리회로설계,   김종태,   fsm,   vhdl,   유한문자열인식기