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bit Adder & Subtractor
실험목표
①Half adder 와 Full-adder를 구성한다.
②Half adder 와 Full-adder를 이용하여 4bit Adder & Subtractor를 코딩한다.
실험결과
4bit adder 코딩과 시뮬레이션
0100+1000=1100 0011+1000=1011
4bit Subtractor 코딩과 시뮬레이션
1000-0101=0011
4bit adder+Su
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자리올림 출력이 윗단의 자리올림 입력으로 들어가도록 구성된다. 이와 같은 Parallel Full adder는 아랫단의 계산이 완료되어야만 그 자리올림을 윗단이 입력으로 받아 계산할 수 있으므로 전체 계산시간이 많이 걸린다는 단점을 갖는다. 따라서
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adder이든지 기본적으로 원리는 같다고 볼 수 있는데, 이를 설명하면 우선, 반가산기(half adder)를 이용하여 전가산기(full adder)를 만들고 이때 만들어진 전가산기 2개를 이용하여 2digit adder를 설계할 수 있다. 또한 이 때 2 digit adder에 EXORgate를 적용
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<Half Adder, Full Adder 설계>
1) 반가산기(Half Adder) : Bahavioral Modeling
2)전가산기(Full Adder) : Stuctural Modeling( OR gage + Half Adder)
3)전가산기 : Behavioral Modeling
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어딘가가 끊어져 전류가 흐르지 못한다던지, 실험 1의 문제처럼 게이트의 Input과 Output을 담당하는 핀의 고장이과 같은 시스템의 하드웨어적인 문제일 가능성이 있는 것으로 추측된다. 실험 ①
NOT게이트 구성
실험 ②
1-bit full adder 설계
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