vhdl quartus

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전문지식 20건

	Altera Quartus VHDL을 이용한 디지털 시계 설계(소스) /알람 기능/AM,PM/stop wat... Digital Watch Tool : Altera QuartusⅡ Device family : CycloneⅡ Device : EP2C50F672C6 Hardware : Altera DE2 Board - 목표 - vhdl을 활용하여 디지털 시계(Digital watch)를 설계한다. - 기능 - 1. 일반적인 시계 기능 : 셋팅 가능. 2. 알람 기능 : 해당 설정 시간에 디지털 시계 디지털시계, quartus Altera, Altera Quartus VHDL을 이용한 디지털 시계 설계(소스) /알람 기능/AM,PM/stop watch 기능,	페이지 21페이지 가격 4,000원 등록일 2012.08.14 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	[VHDL] EC-2 마이크로 프로세서(microprocessor) 구현 압축파일 내 파일목록: adder.vhd cu.vhd decrement.vhd dp.vhd increment.vhd mux2.vhd program.mif reg.vhd EC2-microprocessor.pdf 코드 돌리는 방법.txt CPU design lab_과제 설명.JPG 마이크로프로세서 VHDL, microprocessor quartus, [VHDL] EC-2 마이크로 프로세서(microprocessor) 구현,	페이지 11페이지 가격 5,000원 등록일 2020.11.23 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	Schematic과 VHDL 두 가지 방법을 이용해서 demultiplexer를 설계 VHDL을 이용하는 것이 아직은 익숙하지 않다. 하지만 한 학기 동안 하다보면 많이 도움이 될 것같다. 수업시간에 배우는 이론을 이 시간에 실습하게 되어 좋은 것 같다. ·실험주제 ·실험소스와 회로도 ·실험과정 ·실험결과 ·실 Schematic demultiplexer, VHDL hdl, Schematic과 VHDL 두 가지 방법을 이용해서 demultiplexer를 설계,	페이지 4페이지 가격 1,500원 등록일 2011.06.18 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	기본 논리게이트 7개를 VHDL로 구현 ·실험주제 : 기본 논리게이트 7개를 VHDL로 구현한다. ·실험소스 LIBRARY ieee; use ieee.std_logic_1164.all; ENTITY week2 is PORT ( in_a,in_b:in std_logic; out_y: out std_logic); end week2; ARCHITECTURE week2_arch of week2 is begin out_y<=in_a and in_b; end week2_arch ·실습과정 1. 라이센 VHDL 논리게이트, quartus AND게이트, 기본 논리게이트 7개를 VHDL로 구현,	페이지 14페이지 가격 3,000원 등록일 2011.06.18 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	Schematic과 VHDL 두 가지 방법을 이용해서 전가산기를 설계 VHDL을 이용하여 소스를 코딩한다. 역시 컴파일과 타겟보드로 다운로드 후 관찰한다. ·실험에 관한 고찰 이번시간에는 전가산기에 대해서 실습을 하였다. 저번에는 소스코딩만 하여 실험하였는데 이 번실험 시간에는 회로도와 소스 두 가지 schematic vhdl, quartus 전가산기, Schematic과 VHDL 두 가지 방법을 이용해서 전가산기를 설계,	페이지 6페이지 가격 2,000원 등록일 2011.06.18 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음