JFET와 증폭기

목차

목적 : (1) JFET의 드레인 전류 Id에 대한 드레인-소스 전압 Vds,
게이트-소스 전압 Vgs의 효과를 결정한다.
(2) JFET의 드레인 특성을 실험으로 측정한다.
(3) JFET의 특성상의 차이점을 알아본다.
(4) 공통-소스 JFET 증폭기의 이득을 측정한다.

이론
(1) J FET의 구조
(2) J FET의 특성
(3) J FET의 동작

실험 방법
[실험 1 : 게이트 전압이 0V일 때(Vgs=0V)]
[실험 2 : 게이트와 역바이어스 걸렸을 때]
[실험 3 : 전달 특성]
[실험 4 : 자기 바이어스 공통-소스 증폭기]

사용부품 및 계기

실험 결과

토의

본문내용

, 10 F, 100 F(50V))
트랜지스터 (KTK117 EH는 2SK30(JFET))
저항 (470 , 600 , 1k , 4.7k , 10k , 100k , 2.2M (1/2W))*1
실험 결과
(1) 게이트 전압이 0V일 때(Vgs=0V)와 역바이어스 걸렸을 때
Vds(V)
Id(mA)
Vgs(V)
0
-0.40
-0.60
-0.80
-1.00
-1.20
-1.40
-1.60
0.00
0
0
0
0
0
0
0
0
0.90
1.667
1.392
1.230
1.061
0.881
0.680
0.469
0.263
1.00
1.772
1.532
1.334
1.134
0.942
0.718
0.500
0.271
1.25
2.169
1.786
1.538
1.299
1.035
0.757
0.496
0.277
1.50
2.480
1.979
1.689
1.394
1.086
0.777
0.503
0.281
1.75
2.747
2.136
1.790
1.440
1.115
0.799
0.510
0.285
2.00
2.995
2.248
1.853
1.478
1.133
0.797
0.514
0.287
2.25
3.137
2.317
1.892
1.498
1.145
0.803
0.517
0.289
2.50
3.255
2.360
1.914
1.511
1.154
0.808
0.520
0.291
3.00
3.411
2.407
1.943
1.530
1.169
0.815
0.525
0.293
3.50
3.480
2.433
1.959
1.541
1.178
0.821
0.529
0.296
4.00
3.517
2.451
1.971
1.550
1.184
0.825
0.533
0.298
4.50
3.537
2.463
1.980
1.557
1.190
0.829
0.536
0.299
5.00
3.552
2.464
1.987
1.563
1.195
0.832
0.538
0.301
7.00
3.585
2.495
2.004
1.577
1.207
0.840
0.544
0.304
9.00
3.595
2.504
2.014
1.586
1.215
0.846
0.548
0.307
11.00
3.695
2.509
2.019
1.592
1.221
0.850
0.551
0.309
13.00
3.590
2.510
2.020
1.593
1.225
0.853
0.553
0.311
15.00
3.584
2.511
2.020
1.595
1.128
0.856
0.555
0.312
< 표 1 >
(2) 전달특성 (Vds가 15V일때)
Vgs(V)
-2.50
-2.00
-1.75
-1.50
-1.25
-1.00
-0.75
-0.50
-0.25
0
Id(mA)
0
0.021
0.159
0.408
0.756
1.194
1.714
2.282
2.875
3.540
< 표 2 >
②전달 특성 곡선
③전달 컨덕턴스 (gm)
gm= {DELTA Id}over{DELTA Vgs} vert Vds=C
* gm이 0~-2.5 일때까지의 전체 평균:
3.540 / 2.5 = 1.42
* gm이 0~-0.25일때
(3.540-2.875) / 0.25 = 2.66
* gm이 -2~-2.5일때
0.021 / 0.5 = 0.04
(3) 자기 바이어스 공통-소스 증폭기
Av
Zin
VOP-P(max)
전력이득
계 산 값
4.49
100k
428.94
측 정 값
5.44
91.3k
18.75V
토의
이번 실험에 사용한 JFET는 2sk30A이다.
스위치 대신 회로를 오픈하고 <그림 19>와 같이 회로를 연결 하였다. Vgs가 0이 되지 않아 오픈 상태로 Vgs=0V일때를 실험하였다. Vgs를 0으로 고정하고 Vds를 변화시켜 가며 Id를 재었는데, Id의 값은 증가하다가 증가폭이 감소하더니, Vds가 4~5V일때 핀치 오프 현상이 나타났다. 게이트에 역바이어스를 걸어주고 Vds의 값을 변화시켜 보면 역바이어스가 커 질 수록 Vds의 값은 작아지고, 핀치 오프 현상이 좀더 빨리 나타남을 <표1>에서 볼 수 있다. Id의 변화폭을 자세히 관찰하기위해 Vds가 작을 때는 좀더 촘촘한 간격으로 실험하였다. 제조 회사의 자료와 비교해 보면 비슷한 모양의 그래프를 볼 수 있다.
Vds를 15V로 고정하고 Vgs에 대한 드레인 전류를 측정하여 그래프로 나타내었는데, 이도 자료에선 Vds가 10V이나 모양은 비슷한 그래프가 그려짐을 비교해 볼 수 있다.
이 결과로부터 드레인-소스 전압(Vds)이 일정할 때 게이트-소스 전압(Vgs)의 변화분에 대한 드레인 전류(Id)의 변화분으로 표시되는 전달 컨덕턴스 gm을 계산하였는데 0~-2.5 일때까지의 전체 평균은 1.42이다. 그러나 Vgs값이 급격히 변하는 0근처에서의 gm은 2.66으로 크고, 핀치 오프에 점점 가까워지는 -2~-2.5일때는 0.04로 매우 작은 값을 보였다.
<그림21>과 같이 연결하고 증폭이 되는지를 실험하였다.
0.68mV를 입력하였을 때 출력되는 전압은 3.7mV로 5.44배 증폭된 전압을 출력하였다.
Av = Rd/(rs'+Rs) 이 식을 이용하여 전압이득의 계산값을 구하면 4.85가 나온다. 측정값보다 계산값이 작은 이유는 rs' 값을 크게 주어서 나온 오차로 생각된다.
<그림21>에서 C1의 오른쪽에 가변저항을 달고 이를 증가시키면 V값은 줄게 된다. 가변 저항을 붙여서 V가 50%가 되면 가면저항을 떼어서 전압을 재면 이를 input 임피던스라 한다.
가변저항 100 을 달고 V가 반이 되는 값을 측정하여 가변저항을 떼어 입력 임피던스를 측정하니 91.3K 이었다. 입력 임피던스의 계산값은 100K 이므로 오차가 8.7%정도이다.
1KHz에서 입력신호 전압 레벨을 증가시켜가자 어느 지점부터 출력전압파형이 다음 그림처럼 찌그러지기 시작했다.
입력전압파형
출력전압파형
입력신호 전압이 5V일때 출력전압이 18.5V에서 찌그러짐이 발생하기 시작했다.
(그림에서는 굵은선이 출력전압파형으로 입력전압파형보다 작게 그려져 있지만 단위진폭이네배정도 크다.)
드레인 저항에 대한 전력이득을 다음식으로 계산하면 428.94를 얻을 수 있다.
P = 10 log (Pout/Pin) = Vout *Rin / Vin *Rout

키워드

JFET,   증폭기,   게이트 전압,   자기 바이어스,   소스 증폭기,   게이트 소스