ASIC이란 무엇인가

목차

1. ASIC의 소개
(2) 제품에 의한 분류

2. ASIC 설계 방법
(1) 설계 의뢰 주문 방식
(2) 선제품 후설계 방식

3. 국내 ASIC 공급사 현황
(1) 삼성전자
(2) 금성 일렉트론(LG)
(3) 현대전자
(4) (주)대우

4. 국내 ASIC 설계 현황 및 재고

5. ASIC 설계 및 공급에 대한 세계적인 추세
(1) 반도체 산업의 세계적 추세
(2) ASIC의 설계 기술 변화 및 추세
(3) 회로 설계 방법의 변화

6. ASIC 설계 동향

본문내용

Array나 Standard Cell로 옮겨가는 고기능의 Emulator 등을 사용하는 방법과 Hardware Modeler 등을 이용한 충분한 사전 검증 등의 방법이 사용되고 있다.물 론 이들은 1990년대 이전부터 나온 방법으로 이미 사용되어지고 있었지만 실제 응용이나 장비 사용이 그렇게 필요성을 불러일으키지는 못하였다.
첫번째 이유는 20 MHz 이하의 반도체는 Test Vector에 의한 1 MHz Test로도 그동작 여부나 검증이 가능하였기 때문이며 설계할 때부터 동작 구간에 대한 시간적배려가 충분하였기 때문이다. 하지만 이러한 동작 구간의 시간적 배려나 대충의 반도체 Test는 30 MHz 이상의고기능 반도체의 검증에서는 그 한계를 드러내게 되었다. 반도체 공급사의 1 MHz Test에서 걸러진 반도체라고 할지라도 제품 실장에서는 생각지도 못한 동작 구간 시간과 관계된 오류가 검출되는 것이 많아졌고 충분한동작 구간의 시간적 배려는 고성능의 반도체에는 통하지 않기 때문이다.
이러한 이유들로 인하여 반도체의 성공율을 높이기 위하여 반도체 제조를 의뢰하기에 앞서 Emulation을 하는 설계자가 많아지게 되었다. 하지만 이 방법은 Emulator의 장비가 워낙 고가인데다 성능이 좋은 Emulator를사용한다 하더라도 20 MHz의 실장 동작 검증 밖에는 할 수 없다는 점이 우려가 되고 있다. 그래서 사용되는 방법이 FPGA나 EPLD를 이용하는 방법이다. 요즘 FPGA나 EPLD는새롭고 성능 좋은 Device가 많이 나와서 50 MHz 이상의 것도 있다. 즉 설계자가 목표로 삼는 반도체를 미리 대량 생산의 Gate-Array와 Standard Cell로 가기 전에 그 보다는 조금 성능이 뒤지지만 FPGA나 EPLD로 충분히 PCB 실장 검증을 거친 후에 실제 반도체로 가는 방법이다. 이 방법의 효율성은 그런 대로 좋아서 설계자의 실패율을 최대한 낮추어 제품의
불발성을 조기에 막을 수 있는 방법으로 호평받고 있다.
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│ FPGA나 EPLD를 이용한 실장 Test │
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│ Gate-Array (Standard Cell)의 Test │
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│ Gate-Array의 실제 생산 및 제조 │
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FPGA나 EPLD를 사용한 후에 Gate-Array나 Standard Cell로 옮기는 것이 용이해 진 것은 VHDL의 등장과 Synthesis라는 회로 설계 자동화 소프트웨어가 등장하였기 때문이다. VHDL이라는 회로 설계용 언어를 사용하게 되면 Technology와 무관한 설계를 할 수 있기 때문에 향후에 반도체나 공정 자체를 옮길 때에도 설계자의 측면에서는아무런 문제가 되지 않기 때문이다. 그리고 기존의 회로도 입력의 방법도 약간의 수고로도 Library의 변경이 가능하게 된 것이 Retargeter 종류의 소프트웨어가 생기고나서 이다. Retargeter란 EDA 회사마다 그 명칭이 조금씩 다르겠지만 Technology Mapping을자동적으로 해주는 소프트웨어를 말하는 것이다. 이미 완성되어 있는 회로도를 전혀 다른 Library의 회로도로 재 생성시켜주는것이 이 소프트웨어의 기능으로 EDIF나 ABEL, JEDEC 등의 Netlist 종류를 입력형태로 받아들인다.
그리고 설계자가 위의 그림과 같은 방법으로 반도체를 FPGA에서 Gate-Array로바꾸어도 실장 검증에서 별 문제가 없는 것이 FPGA나 EPLD로 된 회로보다Gate-Array나 Standard Cell 등으로 옮긴 회로가 전체 크기도 작아지고 속도도 더 빨라지기 때문이다. 그 이유로는 FPGA의 경우 MUX를 1 Gate로 크기가 저장되며 일반 논리 소자는 이MUX의 변형에 의해 그 크기가 좌우된다. 반면에 Gate-Array의 경우는 기본 논리소자가 NAND와 NOR로 되어 있기 때문에 일반 논리 회로의 경우는 Gate-Array의경우가 FPGA보다 반도체 회로 크기가 약 70% 정도 작아지게 된다. 그리고 FPGA나 EPLD는 반도체에 대한 회로의 집적율이 약 40%를 넘지 못하는반면에 Gate-Array의 경우는 60% 정도를 집적할 수 있으며 SOG나 Standard Cell의 경우는 70% 이상을 집적할 수 있기 때문에 반도체 회로 크기에 대한 것은Gate-Array나 Standard Cell이 전체적으로 1.5 배 정도 더 집적할 수 있다. 속도 면에서도 FPGA나 EPLD의 경우는 이미 반도체가 형성되어 있고 그 내부의연결을 Program에 의해 해주게 되어 있기 때문에 사용하지도 않는 내부 배선이생기게 된다. 하지만 Gate-Array나 Standard Cell의 경우는 내부 배선을 사용자 마음대로 재배치 할 수 있기 때문에 최적의 배선 형태를 가져올 수 있어 이로 인한 속도를 더 높일 수 있다.
그리고 결정적인 원인은 반도체 내부 개개의 논리 소자 속도가 Gate-Array와Standard Cell이 FPGA나 EPLD 종류보다 월등히 빠르다는 점이다. 이러한 점 때문에 FPGA에 비한 Gate-Array의 반도체 속도가 약 1.5배 정도 빠르다. 비록 FPGA나 EPLD로 실장 검증을 하였더라도 다시한번 Gate-Array나 StandardCell로 된 반도체로 실장 검증을 해야 한다. 하지만 별 문제가 되지 않는 것이 위와 같은 이유 때문에 크기나 속도가 줄어들어 오동작을 할 염려가 별로 없기 때문이다. 이러한 방법이 사용되는 가장 큰 이유 중에 하나가 실패율의 최소화에 따른 경비절감이다. Gate-Array 등의 기본 제작비가 약 2,000만원에서 3,000만원을 호가하기 때문에1차에서 성공하지 못할 경우 또 다시 2,000만원 이상의 제작비를 더 들여야 한다. 하지만 FPGA나 EPLD로 동작 검증을 하게 되면 고기능의 FPGA 반도체 하나 당가격이 20만원 선이기 때문에 충분한 사전 검증을 할 수 있어 바로 전체 경비
절감과 실패율 최소화로 이어지게 된다.

키워드

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