플립플롭에 대하여

본문내용

력한 래치 회로
EN 신호가 1일 때만 동작하도록 회로를 설계
EN 입력이 1이면 S와 R의 입력이 래치 출력에 영향을 줄 수 있으나
EN 입력이 0이면 S와 R의 입력에 무관하게 되어 이전 상태를 유지
→ gated RS 래치(gated RS latch)라 한다.
3. RS 플립플롭(RS F/F)
동기식 RS 플립플롭은 RS 래치와 같이 S단자와 R단자에 입력을 가하되 인가되는 클럭 CK에 의해 회로의 동작이 결정되는 트리거형(triggered) 플립플롭
● 특성표(characteristic table)
현재의 상태 값 Q(t) 그리고 S와 R에 따라 다음 상태를 나타낸 표
● Q(t+1)에 대한 특성 방정식(characteristic equation)
● 여기표(excitation table)
플립플롭의 현재에서 다음 상태로 천이하기 위한 입력 S와 R의 조건을 표
● 상승 에지 플립플롭
● Gated RS 래치와 상승(혹은 하강) 에지 RS 플립플롭의 차이
- RS 래치에 펄스 변이 검출기(pulse transition detector)를 하나 더 갖고 있는 것이 RS
플립플롭, 즉 트리거형 플립플롭
- 검출기의 목적은 인가되는 클럭 펄스의 상승(하강) 시점에서 짧은 시간 동안의 스파이크(spike)를 생성
- 시간적으로 짧은 이 스파크가 1이 되는 동안만 RS 래치가 동작되므로 마치 상승(하강)
시점에서만 동작하는 것처럼 보인다.
4. D 플립플롭(D F/F)
- RS 플립플롭 : 입력단자 S와 R이 동시에 1일 경우, Q의 출력 상태가 불안정
- 입력 S와 R이 항상 같은 값이 입력되지 않도록 만든 것이 D 플립플롭
- D-F/F은 현재 Q가 저장하고 있는 한 비트의 정보를 다음 입력이 들어올 때까지 유지
- 이 플립플롭은 한 비트 시간의 지연(delay) 소자 역할
- 한 비트 정보를 임시로 보관하는 레지스터(register)로 많이 사용
5. JK 플립플롭(JK F/F)
- RS 플립플롭 : 입력단자 S와 R이 동시에 1일 경우, Q의 상태가 불안정
- D 플립플롭에서는 입력이 항상 같은 값이 입력되지 않도록 만들어 사용
- JK 플립플롭은 RS 플립플롭에서 S가 1이고 R이 1일 때 출력 상태가 반전
이 회로에서 보면
④ J가 1이고 K가 1인 경우
만약, Q(t)가 0인 경우(는 1인 경우), J쪽 첫 번째 AND 게이트의 출력이 1이 되고 K쪽 첫 번째 AND 게이트의 출력이 0이 된다. 그러면 Q(t+1)은 1이 되고 이전 상태가 반전되는 것과 같다.
만약, Q(t)가 1인 경우(는 0인 경우), J쪽 첫 번째 AND 게이트의 출력이 0이 되고 K쪽 첫 번째 AND 게이트의 출력이 1이 된다. 그러면 Q(t+1)은 0이 되고 이전 상태가
반전되는 것과 같다.
● JK 플립플롭은 J와 K가 동시에 1이고 클럭 시간이 길면 출력은 0과 1의 상태를 반복하는 레이싱(racing) 현상, 불안정한 회로가 됨
에지 트리거형 JK 플립플롭을 이용하지만 펄스 폭이 작지 않으면 오동작
● 주종 플립플롭(Master-Slave F/F, MS F/F)
: 2개의 주(Master)와 종(Slave)의 플립플롭을 연결한 것처럼 사용
: 2개의 플립플롭으로 구성, 클럭 신호가 반전될 때마다 2개 중 하나씩 동작
6. T플립플롭(T F/F)
- T 플립플롭은 JK 플립플롭을 응용한 것
- 트리거 입력 펄스가 들어올 때마다 Q의 출력이 반전을 하는 플립플롭
- Toggie의 의미를 붙여서 T 플립플롭이라고 부름
- JK 플립플롭의 입력을 항상 같은 값으로 둠.
● D 플립플롭을 이용한 구성
- 입력이 바로 트리거 단자로 사용된다는 점
- D 플립플롭의 출력 Q는 이전 상태를 지연시키게 되는 성질,
출력 는 이전 상태와 항상 반대가 된다는 성질을 이용.
- 입력 단자도 하나이면서 구현이 쉬워 유용함
7. Preset and Clear
- RS, D, JK, T 플립플롭의 입력만으로 복잡한 순차 회로를 제어하기가 힘듬
- 예) 어느 시점에서 모든 플립플롭을 동시에 초기 상태로 두어야 하는 경우
상승 에지 RS 플립플롭이 있다고 가정
Q의 값을 0으로 만들고자 할 때 강제로 출력을 0으로 만들기 쉽지 않음
- 출력을 강제로 1로 만드는 단자를 프리셋(preset, PR) 단자
- 클리어나 프리셋 단자는 다른 입력이나 클럭에 관계없이 동작
- 클리어와 프리셋은 일반적으로 0인 상태에서 활성화
CLR = 0 이면 Q = 0 가 되고 PR = 0 이면 Q = 1 이 됨
8. 플립플롭의 기본 응용회로
1) 레지스터(Register)
- 비트 열을 기억하는 기억 장소로서 플립플롭으로 구성
- 일정시간 동안 데이터를 저장하여 유지
예) 4개의 병렬 데이터 선은 각각 D 플립플롭의 입력에 연결
플립플롭은 동시에 트리거 되도록 클럭 입력을 공통으로 함
입력 D에 저장하기를 원하는 데이터를 인가한 후 클럭이 상승되도록 함
2) 주파수 분주기(Frequency divider)
- 주기적인 파형이 있을 때 이를 분할하는 작용
- 방법 : 클럭 파형이 주기적으로 반전되도록 JK 플립플롭의 조건을 맞춤
- JK 플립플롭의 입력 J와 K를 모두 1로 두어 상승 에지 부분에서 반전
- 클럭이 1로 상승하는 시점에서 출력이 반전되어 주파수가 1/2로 분할
- 3개의 플립플롭은 주파수를 1/2^3 = 1/8로 분할, 5개는 1/2^5 = 1/32로 분할
3) 계수기(Counter)
- 사용된 플립플롭은 JK 플립플롭으로서 상승 에지형
- 각 클럭이 상승시점마다 출력값이 반전되도록 플립플롭의 입력은 모두 1
- 4개의 클럭을 주기로 0, 1, 2, 3의 입력되는 클럭을 계수하는 4진 카운터
- 와 의 결과 분석
① 첫 번째 클럭이 인가되기 전의 결과 : = 0 , = 0 , 10진수로 0
② 두 번째 클럭이 인가되기 전의 결과 : = 1 , = 0 , 10진수로 1
③ 세 번째 클럭이 인가되기 전의 결과 : = 0 , = 1 , 10진수로 2
④ 네 번째 클럭이 인가되기 전의 결과 : = 1 , = 1 , 10진수로 3
⑤ 다섯 번째 클럭이 인가되기 전의 결과 : = 0 , = 0 , 10진수로 0

키워드

플립플롭,   비동기형 플립플롭,   RS 플립플롭(RS F/F)