JFET 전압 전류 특성

본문내용

는 다음과 같다.
① : 드레인 - 소스 포화전류
② : pinch off 또는 게이트 - 소스 OFF 전압
③ : 드레인 - 소스가 단락 시 게이트 - 소스의 breakdown
④ : 소자의 상호 콘덕턴스
⑤ : 소자가 ON 상태일 때 드레인 - 소스 저항
3. 시뮬레이션
(1) 회로도
(2) 시뮬레이션 결과
실험 (3)
실험( 4, 5, 6 )
실험 2는 JFET의 전안-전류 특성을 알아보는 실험이다. 시뮬레이션의 주된 목적은 Vgs와 Vds의 변화를 주어 그에따른 Id 변화를 관찰하는 것이다. 시뮬레이션 결과 Vgs의 크기가 양수로 커질 경우 saturation region에서의 Id크기는 점점 줄어드는 것을 관찰 할 수 있었고, chennel length 효과 때문인지 saturation region에서 Vds가 증가함에 따라 Id가 증가하는 것도 확인할 수 있었다.
한 가지 의문점은 이론상 Vgs가 양수일 경우에 Id가 흐르는데 ORCAD에서는 Vgs가 음수일 경우에만 Id가 발생하였다. 책이 잘못 나온 것인지 프로그램이 잘 못 된 것인지, 아니면 ORCAD로 회로를 잘못 설계했는지를 판별하기위해 실제 실험을 실습한 후 결과를 비교해야 겠다.

키워드

JFET,   전압,   전류,   특성