[VHDL] GATES(AND, OR, NOT, XOR), DECODER, MUX(Multiplexer), ADDER

목차

1. GATES(AND, OR, NOT, XOR)

2. DECODER

3.MUX(Multiplexer)

4. ADDER

본문내용

한 회선을 통하여 중앙 처리 장치로 전해 줄 수 있고, 하나의 입력 회선에 여러 터미널을 접속하여 사용할 수 있다.
4. ADDER
가산기 라고 하며 두 개의 2진수를 더해 주는 논리 회로이다. 가산기에는
반 가산기(half adder)와 전 가산기(fulla adder)가 있다.
① 반 가산기(half adder)
- 2진수를 2개의 수를 합하여 합(S)과 자리올림수(C)를 구해주는 조합 논리 회로
- 2개의 입력밖에 받을 수 없으므로, 전 단계의 자리올림은 더해 줄 수 없다.
② 전 가산기(full adder)
- 두 개의 입력과 전 단계에서 발생한 자리올림수를 더하도록 구성
- 두 개의 반 가산기와 한 개의 논리합 회로를 이용하여 구성
- 자리올림수를 더해 줄 수 없는 반 가산기의 단점을 보완

키워드

ADDER,   VHDL,   AND, OR, NOT, XOR,   MUX(Multiplexer),   DECODER,   GATES