VLSI digital circuit design Add Shift Multiplier & Layout simulation by desgin compilier magic hspice

소개글

VLSI digital circuit design Add Shift Multiplier & Layout simulation by desgin compilier magic hspice에 대한 보고서 자료입니다.

목차

1. Index
2. Back ground theory of add shift mutiplier
3. Specification and describe of System
　A. 동작
　B. DFF Delay
　　① T_setup
　　② T_hold
　C. Logic gate delay
　D. Critical logic path
4. Design
　A. Determine the designing structure
　B. Consideration of design
　C. 개별 주요 블록 상세도
　　① DFF
　　② MUX
　　③ XOR
　D. Transistor level net list
　　① <mul_addsh_net.sp>
　　② <mul_addsh_subckt.sp>
　E. H-spice simulation wave result of netlist
5. Layout
　A. The number of transistor
　B. The size of entire layout
　C. Layout capture
　D. Extraction netlist
6. Performance
　A. Error factor(fixed) / Capture
　B. H-spice simulation wave result of layout extraction
　C. Conclusion
7. Attaced file list
　A. Layout data file (모든 mag 파일)
　B. Extraction data file (mult.spice , mul_addsh_ext.sp)

본문내용

2. Back ground theory of add shift mutiplier

　Multiplier 의 bit에 따라 Multiplicand 를 더한 후 1bit 씩 shift를 시켜준다.
Multiplier의 LSB가 1 이므로 0111을 써주고, MSB의 숫자에 따라 Sign extension을 시켜준다. 0이면 0으로 4bit를 채우고 1이면 1로 4bit를 채워준다. 부호를 고려하지 않으므로 프로젝트에서는 0으로만 확장한다. 총 4번 shift하게 되면 product에 결과가 산출된다.

┌───────────────────────────
│　　　　　　　│　A[3:0]　│　B[3:0]　│　P[7:0]
├───────────────────────────
│　　0*0=0　　│　　0000　│　　0000　│　0000_0000
│　　7*12=84　│　　0111　│　　1010　│　0101_0100
│　 9*12=108　│　　1001　│　　1010　│　0110_1100
│　15*15=225　│　　1111　│　　1111　│　1110_0001
└───────────────────────────

3. Specification and describe of System

　A. 동작

┌───────────────────────────────────
│　Input　 │　Input　│　Output　│　CLK
├───────────────────────────
│　A[3:0]　│　B[3:0]　│　P[7:0]　│　결과값 출력을 위한 FF동작신호
└───────────────────────────────────

입력값은 모두 양수이어야 하며 출력값 역시 양수이다.
DFF을 사용함으로써 CLK에 동기화 시킨 출력값을 얻을 수 있다. 그러나 곱셈의 결과는 Logic combination으로만 이루어져있으며 중간에 어떤 Flip Flop도 존재하지 않는다. 이것은 FF의 딜레이를 고려하여 설계 할 때 Combination logic 과 FF를 분리시켜줌으로써 좀 더 간단한 설계를 할 수 있도록 한다.

B. D Flip Flop Delay

　① T_setup

　　마지막에 DFF에서 출력값을 내보내기 위하여 CLK신호를 1로 세팅해주는 순간보다 얼마나 전에 결과값이 준비되어 있는지를 결정하는 시간이다. 한번의 CLK이라도 아껴서 사용하여 조금 더 좋은 출력속도를 갖기위하여서 Tsetup 을 정한다.

키워드

VLSI,   레이아웃,   layout,   add shift multiplier,   magic,   디지털 설계