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multiplier의 연속된 형태에 따라 partial product를 구하는 방식으로, multiplicand X와 multiplier Y는 의 관계를 가진다. 이 방법을 이용함으로써 총 partial products의 개수를 shift-and-add 방식에 비해 반으로 줄일 수 있기 때문에 연산 속도가 빨라지며, 2‘s com
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2. Back ground theory of add shift mutiplier
Multiplier 의 bit에 따라 Multiplicand 를 더한 후 1bit 씩 shift를 시켜준다.
Multiplier의 LSB가 1 이므로 0111을 써주고, MSB의 숫자에 따라 Sign extension을 시켜준다. 0이면 0으로 4bit를 채우고 1이면 1로 4bit를 채워준다.
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Multiplier
≪ 그 림 ≫
accumulator
Load가 1일땐 출력값에 Multiplier를 넣음
Sh가 1일땐 출력값을 오른쪽으로 shift
Add일땐 adder값을 출력값 8~4bit 부분에 넣는다.
맨 뒷 비트는 다음 클락에서 더할지 말지를 선택하게 해준다.
≪
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shift and add 횟수 감소를 통해 고속 연산을 가능하게 하는 Booth’s multiplier를 설계한다. 이때 16-bit word의 입력과 출력을 가지도록 한다.
-곱셈기를 구현하기 위해 곱셈 과정에 대한 수학적 이론 정리
≪ 그 림 ≫ ≪ 그 림 ≫
≪ 그 림 ≫
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전의 칩과 쓰임이 좀 다른것 같았다.
회로도는 다음과 같다.
<serial multiplier 회로도>
<serial multiplier 시뮬레이션 결과>
위의 칩은 하강 에지에서 작동하는 타입이었다 그래서 not 게이트를 하나 빼고 바로 or을 시켜주었다.
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