설계보고서 - 1 digit 7진 UP/DOWN COUNTER 및 7-Seg, 표시회로 설계

소개글

설계보고서 - 1 digit 7진 UP/DOWN COUNTER 및 7-Seg, 표시회로 설계에 대한 보고서 자료입니다.

목차

◎ 개요
◎ 7진 UP/DOWN COUNTER란?
◎ 진리표 작성
◎ 7진 UP/DOWN COUNTER의 논리식 유도
◎ 토의 및 결론

본문내용

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◎ 7진 UP/DOWN COUNTER의 논리식 유도
(a)JK - flip flop 특성 방정식을 이용한 7진 UP/DOWN COUNTER의 논리식 유도
< C* >
JC = X\'AB + XA\'B\' KC = AB + X\'B + XA\'B\'
< B* >
JB = X\'A + XA\' KB = C + X\'A + XA\'
< A* >
JA = X\'C\' + CB\' + XB KA = 1
(b)JK - flip flop 여기표를 이용한 7진 UP/DOWN COUNTER의 논리식 유도
< Jc > = XA\'B\' + X\'AB < Kc > = X\'B + AB + XA\'B\'
< JB > = X\'A + XA\' < KB > = C + X\'A + XA\'
< JA > = X\'C\' + CB\' + XB < KA > = 1
◎ 토의 및 결론
: 초기에 여기표와 특성방정식의 진리표 작성시 특성방정식에 의한 논리식과 여기표에 의한 논리 식이 다르게 나왔으나, 토의 결과 진리표에서 오류를 발견하고 수정 후 논리식이 동일하게 나오는 것을 알았다. 토의 시간과 설계를 같이 하며 조원간의 단합심을 기를 수 있었다.
이 번 설계를 통해서 JK flip flop에 대해 많이 알게 되었고 진리표의 작성과 특성방정식,여기표 를 이용한 논리식을 유도하는 방법에 대해 확실히 알게 되었다. 이에 따라 Logic Works을 능숙하게 다룰 수 있게 되었다.
동기식 카운터는 비동기식과 다르게 CLOCK이 모든 JK-flip flop에 동시에 들어감으로 Time delay가 발생하지 않다는 이론을 설계를 통해 실질적으로 확인할 수 있었다.

키워드

설계보고서,   표시회로 설계,   설계,   표시회로,   논리회로,   7진 UP/DOWN COUNTER,   7-Seg