4가산기, 5장 감산기

소개글

4가산기, 5장 감산기에 대한 보고서 자료입니다.

본문내용

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5. 그림 4.6 회로를 구성하고, 출력전압을 표 4.7에 기입하시오.
그림 4.6
PSPICE 시뮬레이션 결과
*실험결과* 표 4.7
C
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실험 5. 감산기 예비 레포트
[목적]
1. 반감산기와 전감산기의 원리 이해한다.
2. 감산기의 동작을 실험을 통하여 확인한다.
[기본이론]
1. 반감산기(Half Subtractor)
그림 5.1에서 보는 바와 같이 A-B를 수행하는 경우는 앞자리에서 1을 빌려온 (자리내림, borrow) 다음 B를 감한 차(difference)는 1이 됨을 알 수 있다. 이와 같은 과정을 수행하는 장치를 반감산기라 한다. 반감산기의 진리표와 논리도를 표 5.1과 그림 5.2에 나타내었다. 피감수 x 와 감수 y에 의하여 얻어진 차와 자리내림이 발생한다. 연산시 피감수가 감수보다 작은 수일 때 상위 비트로부터 1을 빌려와야 하므로 자리내림이 발생한다. 입력을 A, B, 출력의 차를 d,자리내림을 b라 표시하면 표 5.1과 같은 진리표가 얻어진다.
borrow
1 0 A
- 1 B
1 difference
그림 5.1
그림 5.2 반감산기 논리도
표 5.1 반감산기 진리표
A
B
b
d
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표 5.1의 진리표로부터 반감산기의 간략화된 논리식을 구하면 다음과 같다.
2. 전감산기(Full Subractor)
그림 5.3과 같이 A-B를 하는 경우 n번째 자리에서 수행되는 과정을 보면 n 번째 자리의 감산을 수행하기 이전에 이미 n-1 번째 자리에서 bn=1을 빌려준 상태가 되어 있고, 따라서 현재의 An=0 이므로 다시 n+1번째 자리에서 bn+1=1을 빌려야만 감산을 할 수 있게 되어 차 dn=1을 얻게된다. 이와 같이 입력 An - Bn - bn에 대하여 출력 bn+1, d로 표시되는 것을 전감산기라한다.
전감산기의 진리표와 논리도를 표 5.2와 그림 5.4에 나타내었다. 그림에서 보듯이 제3의 입력z는 상위 유의 위치(higher significant position)로부터 내려온 자리내림을 나타낸다. 2개의 출력은 차에 대하여 기호 d, 자리내림수에 대해서 b로 지정한다.
그림 5.3
그림 5.4전감산기 논리도
표 5. 2 전감산기 진리표
A
B
C
b
d
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표 5.2의 진리표로부터 전감산기의 논리식을 구하면 다음과 같다.

키워드

실험,   전감산기,   전감산기의 논리식