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실험은 시프트 레지스터에 관한 실험이다. 브레드 보드 위에 74LS74 D 플리플롭 두 개를 사용해서 직렬 입력-병렬출력 시프트 레지스터 회로를 회로도 3번을 보고 구성하였다. 마지막 실험도 1,2번 회로구성과 같이 하였는데 한 가지 다른점이 있
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.(n은 플립플롭의 수)
6. 참고문헌
* 디지털 디자인 (M, Morris Mano, Michel D, Ciletti : 교보문고)
* http://terms.naver.com/
*http://blog.naver.com/pegacissus?Redirect=Log&logNo=8010924(74194회로) 1. 서 론
2. 이 론
3. 실 험
4. 결과 및 논의
5. 결론
6. 참고문헌
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플립플롭 1의 출력 Q
(b) 플립플롭 2의 출력 Q
(c) 플립플롭 3의 출력 Q
(d) 플립플롭 4의 출력 Q
실험 방법
CLK에 79번 pin을 assign하고 output은 외부출력 bank의 pin과 LED 및 segment가 동일임으로 그대로 사용한다. 단 OSC의 입력단자를 bank에 꽂아서 사용한
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실험 1) Encoder 74LS148의 동작 이해
※ 실험 1 회로도 ※
※ 실험 1 초깃값 ※
※ 실험1 초깃값 이유
- 실험1의 회로도에서 초깃값은 스위치가 모두 열려 있는 상태로, 최대값인 4가 뜬다.
※ 실험 1 FND 출력 : 0 ※ ※ 실험 1 FND 출력 : 1 ※
※ 실험 1 FND
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플립플롭을 클리어 시켜 맨 처음의 상태 0000으로 되돌아가게 된다.
실험에 대해서는 위에서 적은 바와 같이 실험이 갈수록 회로가 복잡해져서 간혹 실수하는 부분이 많아 처음에는 결과가 제대로 나오지 않았지만 다시 검토하여 회로를 수정
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실험 8. 카운터
ⅰ. 7476 J-K 플립플롭을 이용하여 예비 과제에서 구한 4단 2진 count-up 리플 카운터를 구성하고
각 단의 출력 Q에서의 파형을 관찰하라.
<7476을 이용해 구성한 4단 2진 리플 카운터>
- 위와 같이 회로를 구성하고 각 단의 출력 Q의
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D플립플롭을 이용하여 설계하라.
(9) <그림 19.14> down 카운터에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 15-0까지 10진수로 감소하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용한다. 입력 CLK의 주기는 40ns이다.)
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실험 2의 회로를 변경하여 Mod-8의 회로를 그려라.
(9) CLEAR, PRESET은 CLK=0에서 동작시키는 것이 바람직한 이유는? 이들 두 입력간에는 synchronous 및 asynchronous 중 어떤 관계에 있는가?
(10) 플립플롭 전송지연 시간이 50ns, gate 지연시간이 50ns일 때
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실험 2에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어떤 계수기로 동작하는가?
⇒ CLK가 10번째 들어갔을 때 clear되는데, 그 이유는 clear가 B=D=1일 때 동작하므로 ABCD=0101 (10진수로 10)에서 clear가 0이 되므로 그 순간에 각 플립플롭은 모
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플립플롭의 비동기 클리어입력들에 직접 연결되어 있다.
5. 참고 문헌
최신 디지털 회로 설계
이태원 임인칠 공저.
LOGIC AND COMPUTER DESIGN FUNDAMENTALS
PRENTICSE HALL 1. 실험 결과
2. 검토 및 보고사항
11. 동기계수기
1. 실험 결과
2. 검토 및
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