|
러스 15카운터 회로를 구성하라.
modulus n 카운터 의 작동
5 MODULUS COUNTER의 작동
J0=KO=Q'3
J1=K1=Q0
J2=Q1Q0 K2=Q2
(4) 모듈러스 13 카운터 회로를 구성하라.
13진 카운터
<참고 문헌>
- 디지털 논리 회로 분석과 설계 p 481 ~
- 디지털 공학 실험
|
|
|
Duty ratio =
※ R1 = 5K옴, R2 = 5K옴일 때, D = 66.6
④ 555 Timer의 주파수를 10kHz를 만드시오.
주파수 구하는 공식이
이므로,
f가 10kHz가 되려면 R1 = 약 4K옴, R2 = 약 5K옴이 되어야 한다. 1. 실험목표
2. 관련이론
3. 데이터 시트
4. PSpice 시뮬레이션
|
|
|
이해를 넓히고 더 나아가 전자 공학의 발전에 기여할 것으로 기대된다. 1. 실험의 목표
2. 이론적 배경
3. 실험 방법론
4. 결과 분석
5. 결론 및 논의
6. 실험 환경
7. 데이터 수집 방법
8. 오차 분석
9. 응용 가능성
10. 향후 연구 방향
|
|
|
D
1개
NE555
Timer
1개
74LS76
2개
2) 참고
- 홈페이지
·http://blog.naver.com/macmore?Redirect=Log&logNo=90034695871
·http://blog.naver.com/kiti1782?Redirect=Log&logNo=50043637431
·http://www.icbank.com/
- 참고문헌
·「Digital Fundamentals 최신 디지털 공학 - 제10판」
3) Date sheet
(1) GAL16V8D
|
|
|
실험을 통해 주파수와 캐패시터값 모두에 비례하여 DCM 전압을 제가하거나 증가시킬수 있음을 보았다.
R.2.2 역전류 저항
.Vs=8V 인 fc=100kHz에서 단자 D 로부터 접지에 연결된 DCM 전압
V=-0.134V R1.0 2-위상 비중첩 클럭 발생기
R1.1 펄스 분리 측
|
|
|
플립플롭은 (Q = 0,
bar Q ``
= 1) 상태에 그대로 머물게 된다. (Q = 1,
bar Q ``
= 0) 상태에 있는 플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우에도 플립플롭은 이전의 상태를 그대로 유지한다.
이상을 요약하면 기본 RS 플립플롭은 표 1과 같은 진
|
|
|
D와 D의 부정값이 입력에 인가되어 Q를 세트 혹은 리셋시킨다. 이러한 동작은, 클럭의 상태가 변할 때만 플립=플롭이 반응하기 때문에 에지트리거라고 부른다.
JK 플립-플롭
적은 시정수를 갖는 RC 회로는 구형의 CLK 펄스를 폭이 적은 스파이크
|
|
|
플립플롭 회로의 정의와 종류를 간단히 설명하시오.
3. RS플립플롭의 상태표를 작성하시오.
4. JK플립플롭의 특성을 설명하고 진리표를 작성하시오.
5. T플립플롭과 D플립플롭에 대해 설명하고 상태표를 작성하시오.
6. 주종 플립플롭의
|
|
|
REPORT
< D플립플롭 >
1. D플립플롭
entity asdasd is
Port ( D : in STD_LOGIC;
clk : in STD_LOGIC;
CLEAR : in STD_LOGIC;
Q : out STD_LOGIC);
end asdasd;
architecture Behavioral of asdasd is
begin
process (clk, D)
begin
if clk'event and clk = '1' then
Q <= D;
end if;
end process;
end Behavioral
|
|
|
실험순서 7&8:셋업 시간에 관한 관찰 내용
회로도
< 실험 7 > < 실험 8 >
그림에서 봤을 때 실험 8번이 전압이 더 상승한 것을 알 수 있다.
실험순서 10:D플립-플롭에 관한 관찰 내용
회로도
심층 탐구:D플립-플롭의 응용, 패리티 테스트 회
|
|
메뉴펼치기
