|
;===============================================================
; 2004년 1학기 마이크로 프로세서실험 텀 프로젝트 : 시계
;===============================================================
LIST P=16F84
;--------------------------------------------------
;BANK 0
;------------------------------
|
|
|
이용하여 비동기입력 프리세트와 클리어 입력을 갖는 SR 플립플롭을 설계하시오.
sol)
6.8 그림 6.12의 2번과 6번 게이트의 입력에 비동기 입력인 클리어 단자를 연결하시오.
sol)
6.9 두 클럭 전의 입력과 같은 출력을 갖는 동기 순서논리회로를 JK
|
|
|
term m5, m7을 포함
EP3 = (11--) = ab -> 독특한 Minterm m14를 포함
☞ F(a,b,c,d) = EP1 +EP2 +EP3 = ac\' +bd +ab
POS -> F(a,b,c,d) = = ∏(0,1,2,3,4,10,11)
단계1 단계2
Group 0
M0 = 0000
Group 1
M1 = 0001
M2 = 0010
M4 = 0100
Group 2
M3 = 0011
M10 = 1010
Group 3
M11 = 1011
Group 0
0,1
0,2
0,4
|
|
|
1
2
3
4
5
6
7
W
8
9
10
11
12
13
14
15
b\' = ∑(5,6)+d(10,11,12,13,14,15)
I0
I1
I2
I3
I4
I5
I6
I7
W\'
0
1
2
3
4
5
6
7
W
8
9
10
11
12
13
14
15
c\' = ∑(2)+d(10,11,12,13,14,15)
I0
I1
I2
I3
I4
I5
I6
I7
W\'
0
1
2
3
4
5
6
7
W
8
9
10
11
12
13
14
15
d\' = ∑(1,4,7,9)+d(10,11,12,13,14,15)
I0
I1
I2
I3
I4
I5
I6
I
|
|
|
1
0
01
0
RB=BC
1
SC=A\'C\'
1
0
01
0
RC=C
1
Prev
Input
Output
SA=BC
1
0
01
0
RA=B\'
1
SB=B\'C
0
0
00
0
RB=BC
0
SC=A\'C\'
0
0
00
0
RC=C
0
Prev
Input
Output
SA=BC
0
0
01
0
RA=B\'
1
SB=B\'C
0
0
00
0
RB=BC
0
SC=A\'C\'
0
1
10
1
RC=C
0
Prev
Input
Output
SA=BC
0
0
01
0
RA=B\'
1
SB=B\'C
0
1
10
1
RB=BC
0
SC=A
|
|
메뉴펼치기
