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대로 y를 내부 신호로 설정해주고 1. 가산기 2. 4비트 가산기 3. y 벡터와 m의 xor 연산 하는 단계를 더해 주는 식으로 회로를 구현하였다면 이런 부분에서 실수를 하지 않았을 것이라는 점을 배웠다. 이번 실험은 단순하였기 때문에 실수 하였어
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험해 보지 못하여 수업 시간에만 간신히 실험해 볼 수 있었던 문제가 있었다. TEST bench를 사용할 수 있음에도 이를 사용하지 않은 것이 잘못이었다.
특히나 막상 KIT에 돌려보니 상태가 휙휙 지나가서 시작하자마자 다시 처음으로 돌아와서 아
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대로 잘 동작하였다. 특별한 계산을 요하는 실험이 아니었기 때문에 실제로 빵판에 회로를 구현하는 과정에서 실수하지 않는다면 정상적인 동작을 얻어낼 수 있었다.
(3) 설계실습이 잘 되었다고 생각하는가? 잘 되었다면 그 근거는 무엇이며
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험의 결과와 그래프의 형태를 보면 실험은 큰 문제없이 잘 이루어진 것처럼 보인다. 하지만 위에서도 잠깐 언급했던 것처럼 오히려 상대적인 수치가 아닌 절대적인 수치에 대해 무언가 찜찜한 느낌이 든다. 어쨌든 이번 실험은 변위에 따른
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1
1
0100
0
0101
0
0110
1
0111
0
1000
0
1001
1
1010
X
1011
X
1100
X
1101
X
1110
X
1111
X
BA
DC
00
01
11
10
00
0
0
1
0
01
0
0
0
1
11
X
X
X
X
10
0
1
X
X
그림 8-6 3으로 나누어 떨어지는 BCD수에 대한 Karnaugh맵
맵으로부터 읽은 최소 SOP : X=AD+ABC+ABC
AD
ABC
ABC
회로도
표 8-5의 실험결과
3 =
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험하여 testbench 코드가 필요 없으며 출력값이 직관적이다.
Evaluation
state를 한정한 counter를 모드에 따라서 binary로 또는 gray로 동작하도록 하는 것으로 회로의 이해가 어렵거나 코딩이 복잡하지는 않았다.
분주회로나 비동기식 리셋도 경험해본
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험에서 확인된 3학년까지의 배웠던 지식이라면 Op-amp의 동작에 대한 이해와 Capacitor로 인한 DC 성분의 제거, 전압분배 등을 이야기할 수 있을 것 같다. 우리는 이상적인 소자들에 대해서 공부를 해왔기 때문에, 배운 것과 완전히 같은 결과를 얻
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logic;
G, P, Sum : out std_logic);
end component;
component Lookahead_carry_generator
port(G, P : in std_logic_vector (3 downto 0);
Ci : in std_logic;
m : in std_logic;
C : out std_logic_vector (4 downto 1);
PG, GG : out std_logic);
end component;
begin
B_sig(0) <= B(0) Xor m;
B_sig(1) <= B(1)
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대로를 유지한다.
4. 그림 17-3의 회로에서 입력 J와 K가 우연히 바뀌어졌을 경우에 어떤 영향이 관찰될 것인가?
J=Q, K=Q가 되므로 실험순서3에서와 같이 값이 변하지 않고 초기값을 유지한다.
초기값이 SET이면 SET을 유지하고 RESET이면 RESET을 유
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험을 마치기 위한 출력은 비록 s가 1000일 때인 a값이 그대로 출력되는 것 뿐이었지만 다른 출력값을 확인해 보기 위해서 여러 가지 s 값을 시도하였고 아쉽게도 7segments는 제대로 구현되지 못했지만 led상에서는 제대로 작동하고 있어 의미가 있
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