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조건을 충족할 때 0이나 1의 출력신호로 내보내고 이것을 보고 게이트의 응답을 보여주고 있음을 알 수 있었으며, 어느 정도 적정전압에 도달해야만 논리조건을 충족시킨다는 것을 알 수 있었다.
이론 시간에 교수님께서 0으로 출력하려면 전
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부하던 논리게이트들을 칩과 선들을 이용해 직접 구성해보고 LED 로 그 출력을 확인하는 과정이 쉽지만은 않았다.
실험1 과 실험2에서 얻은 실험값들을 이론값들과 비교해보았을 때 다 일치하지 않고 부분적으로
다른 점을 발견했다. 이러한
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게이트면 OR의 반대값으로 NAND게이트면 AND의 반대값으로 출력되었으며
Bool대수의 정리, De Morgan의 정리, 카르노 맵 게이트, Exclusive-OR게이트 의 정리에 따라서 값이 적절하게 나왔다.
- 고찰
빵판의 한 구멍에서 여러곳으로 연결 할 시 다른 구멍
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게이트가 이어지는 것 같이 동작합니다. 두 개의 입력 모두가 "참"인 경우에만 출력이 "거짓"이 되고, 그렇지 않은 경우는 모두 "참"입니다.
< 그림 13-5 NAND 회로 >
▶NOR게이트
NOR회로는 OR회로에 NOT회로를 접속한 OR-NOT회로로서, 논리기호 및
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게이트를 연결시켜 전달지연(propagation delay)을 얻는 데 이용한다.
A
X
0
1
1
0
(a) (b)
그림5 NOT게이트. (a)표시기호 (b)진리표.
3 사용부품 및 계기
: 직류전원장치, 오실로스코프, SPDT 스위치(2개),
74LS08(Quad 2Input AND GATE), 74LS32 (Quad 2Input OR GATE),
74LS04(Hex
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0
0
1
0
1
1
1
XNOR 게이트의 진리표
A
B
Y
XNOR 게이트의 Time table
XNOR게이트의 기본인 XOR-NOT 게이트
A. O. I Gate
AND, OR, INVERT
정의 : 특정한 논리함수를 수행함에 있어서 종종 둘 또는 그 이상의 입력을 AND 연산한 후 출력을
NOR연산시키는 회로가 필요하
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게이트
2) 블록
◆ sys_var
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity sys_var is
port (a, b, c : in bit;
y_out : out bit);
end sys_var;
architecture sample of sys_var is
begin
process (a, b, c)
variable temp : bit;
begin
temp :='1';
temp :=a and temp;
temp :=b and temp;
temp :=c and temp
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실생활에 간단히 응용되는 것들을 직접 해볼 수 있을 것 같다는 생각을 해보았다.
<자료> 각 논리 게이트의 핀 배열 1. 실습목적
2. 실습내용
3. 실습 기자재, 부품 및 자료
4. 이론
5. 실습방법 및 순서
6. 실습결과보고서
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·실험주제 : 기본 논리게이트 7개를 VHDL로 구현한다.
·실험소스
LIBRARY ieee;
use ieee.std_logic_1164.all;
ENTITY week2 is
PORT ( in_a,in_b:in std_logic;
out_y: out std_logic);
end week2;
ARCHITECTURE week2_arch of week2 is
begin
out_y<=in_a and in_b;
end week2_arch
·실습과정
1. 라이센
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1. 목적
2. 이론
(1) NOT게이트
(2) AND게이트
(3) OR게이트
(4) NAND게이트 및 NOR 게이트
(5) NAND 게이트의 응용
(6) NOR 게이트의 응용
(7) XOR게이트
(8) XOR 게이트의 응용
3. 실험기구
4. 실험방법
5. 예비문제풀이
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