|
디지털공학실험 / 이병기 / 喜重堂 / 1992. 2. 25 / p.55 ~ p.66
③ 디지털 시스템 / 송상훈 외7명 / 인터비젼 / 2005. 3. 28 / p.521~ p.526
④ http://user.chollian.net/~kimjh94/subject/junja.html
⑤ http://blog.naver.com/tekj57?Redirect=Log&logNo=130008930337 1. 목적
2. 이론
3.
|
- 페이지 6페이지
- 가격 2,000원
- 등록일 2007.01.11
- 파일종류 한글(hwp)
- 참고문헌 있음
- 최근 2주 판매 이력 없음
|
|
변화 제 1장 컴퓨터와 디지털 논리회로
제 2장 데이터 표현
제 3장 논리 게이트와 부울 대수
제 4장 부울대수 간소화 및 구현
제 5장 조합 논리회로
제 6장 순서 논리회로
제 7장 레지스터와 카운터
제 8장 기억장치와 PLD
|
- 페이지 183페이지
- 가격 5,000원
- 등록일 2014.08.31
- 파일종류 피피티(ppt)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
레지스터 관련 실험을 하면서, 회로를 구성하는 선이 복잡해 잘못 연결해서 그런지 결과가 잘 나오지 않았다. 선을 다시 연결해 보니 제대로 된 결과가 나왔다. 어느덧 학기말에 치닫고 있다. 그동안 실험을 해오면서 그동안 몰랐던 디지털 회
|
- 페이지 5페이지
- 가격 700원
- 등록일 2011.11.25
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
회로
▷ 2진 가산기의 출력
D = A + Y + Cin
▷ 회로의 동작결과는 <표 4-4>에 보여진다
논리 마이크로 연산
◎ 논리 마이크로연산
- 레지스터에 저장된 비트열에 대한 2진 연산으로서 각 비트를 독립된 2진 변수로 가정하여 연산을 수행
-
|
- 페이지 11페이지
- 가격 2,300원
- 등록일 2004.05.20
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
록의 주기는 60ns로 하시오.
우선 VHDL로 설계하면 다음과 같다.
7474 소자를 사용하여 회로를 구성하면 다음과 같다.
시뮬레이션을 해보면 다음과 같다.
클록이 상승할 때 트리거가 발생하는 경우로 하였다. 4비트 레지스터의 경우 출력파형을 보
|
- 페이지 13페이지
- 가격 2,000원
- 등록일 2011.11.25
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|