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된 SR 플립플롭
2.NAND 게이트로된 SR플립플롭
<래치(Latch)회로>
1.D 래치
2.JK 래치
3.T 래치
<마스터-슬레이브(Master-Slave)FF>
<플립플롭 (Flip-Flop)>
1.RS 플립플롭
2.D 플립플롭
3.JK 플립플롭
4.T 플립플롭
<플립플롭의 여기표(Exciton Table)>
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Latch & Flip Flop
(1) 예비과제 (1)에서 구한 R-S Latch를 구성한 후 출력을 측정하라.
(2) R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.
(3) 예비과제 (2)에서 구한 J-K F/F을 구성한 뒤 (2)를 반복하라. 또 이 결과를 7476의 결과와 비교하라.
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래치는 클럭 펄스의 폭이
넓으면 그 동안에 입력의 변화가 출력에 나타난다.
<타이밍 차트>
4) J-K플립플롭
□ 동기식 S-R 래치에서 금지되어 있는 S = R = 1 입력도 안정된 상태로 변천할 수
있도록 만든 회로 이다.
□ 입력 단자인 J,K에 동
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래치(Latch)
◐ 래치와 플립플롭 - 두 개의 안정 상태를 갖는 일종의 기억 회로
◐ 안정 상태 - 회로의 외부로부터 입력을 가하지 않는 한 본래의 상태를 유지할 수 있는 상태
◐ 래치나 플립플롭은 정상 출력 와 부정 출력를 가지고 있다.
◐
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연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지스터(register)
(2) 카운터(counter)
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