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순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
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순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
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논리회로의 출력은 오직 현재의 입력 신호에만 의존하며, 이전 상태나 과거의 입력과는 무관합니다. 이러한 특성으로 인해 조합논리회로는 신속하고 효율적인 처리를 가능하게 하며, 다양한 전자계산기 및 디지털 시스템에서 핵심적인 역할
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논리치 1로 할당하면 정논리, L을 논리치 1로 할당하면 부논리라고 한다. 이는 논리 회로의 성격에서 결정되는 것이 아니라 사용자가 논리치를 사용지침서에 의하면 디지털 함수를 정의함에 있어서는 논리치 1이나 0을 사용하지 않고 신호치 H
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1. OR게이트
OR게이트는 모든 논리 기능이 수성될 수 있는 또 다른 기본 게이트로, 두 개 또는 그 이상의 입력을 가질 수 있으며 논리 덧셈을 수행한다. OR 게이트는 입력 중 어느 하나가 1(High)이면 1(High)출력을 발생하며, 모든 입력 신호가 0(Low
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회로이론, Hayt지음, 강철호 역, Mc Graw Hill 출판
-대학 물리학, 청문각 출판 1. 실험 제목
2. 실험 목적
3. 실험 순서
4. 실험에 사용된 원리 정리
1) 디지털 논리 회로인 and, or, not, xor게이트의 입출력 특성
2) 부울대수와 카르노 맵, 카
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4Bit 덧셈기 2개,AND 게이트 2개,OR 게이트 1개로 구현가능.
Decimal
symbol
BCD
digit
0
0000
1
0001
2
0010
3
0011
4
0100
5
0101
6
0110
7
0111
8
1000
9
1001
5. 실험 계획
[BCD 덧셈기_뺄셈기]
=> 스위치를 눌렀을 때는 2번째 입력이 보수가 취해지고 스위치를 누르지 않
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강의 순서
Definition of VHDL
What & Why HDL?
HDL의 종류
VHDL’s History
Benefits of VHDL
Design Automation
디지털 논리회로의 설계환경 변천
Design Flow
2.개발환경의 이해 및 실습 - 강의순서
Design Entry
Project Compilation
Project Simulation
Device Programming
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1. 교재 및 단원명
가. 교재명 : 고등학교 디지털 논리 회로(교육인적자원부)
1. 불 대수와 기본 논리 게이트
2. 불 대수와 기타 논리 게이트
나. 단원명 : 대단원 - Ⅲ 불 대수
중단원 - 1. 불 대수와 기본 논리 게이트, 2. 불 대수와 기타
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회로도 및 결과
실험1) 4-to-1 MUX를 구성하고, S1과 S0의 입력신호에 따른 출력 Y를 작성하시오.
회로도
시뮬레이션 결과
논리상태 작성표 (Pspice 시뮬 결과 10us까지)
Input
Output(Y)
D3
D2
D1
D0
S1S0-00
S1S0-01
S1S0=10
S1S0=11
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
1
0
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