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1. 목적
가. 4상태를 가진 상태도를 회로로 구현하고 동작을 확인한다.
나. T-플립플롭을 이용한 4비트 리플 카운터를 설계하고 구현한다.
다. 최대 동장 주파수와 전달 지연을 측정한다.
2. 이론
가. 4상태를 가진 상태도에 대응하는 회로
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이번 실험은 어떠한 상태도를 보고 천이표를 그리고 그 천이표에 따른 카노맵을 만들어 현재 상태에 대한 다음 상태의 식을 구하고 그 식을 통해 D플립플롭으로 회로를 설계한 뒤, 그 회로를 브레드보드에 구성하여 결과값을 얻는 복잡하고
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회로가 네 개의 FF으로 된 레지스터로 되어 있다. 초기에 2진수 N
(0000 ≤ N ≤ 1001)이 FF에 저장되어 있다. 회로의 단일 펄스 입력이 인가된 후 레지스터는 N+1001로 되어야 한다. 바꾸어 말하면 순차회로는 4비트 레지스터의 내용에 5를 더하는 기
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PC 한 대
FPGA package 1개
Logic tester
4. 실험과정
1. NAND gate를 이용한 다음 회로를 programming하면, 이 회로에서 data 신호가 control 신호에 의해 제어되는 과정을 관찰할 수 있다. 다음 회로를 구성하고, 표에 결과 값을 기입하라.
표7-1
control signal
input dat
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회로이다. 한 신호가 이 회로를 다른 안정된 상태로 변화시킬 때까지 이 회로는 안정된 상태를 유지하게 되고, 신호가 소거된 후에는 다른 안정된 상태로 남게 된다. 마찬가지 방법에서, 두 번째 신호는 이 회로를 다른 안정된 상태에서 원래
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회로가 스스로 재트리거된다. 두 저항 와 가 적용된다. 타이 밍 캐패시터는 와 를 통하여 2/3 Vcc까지 충전되고, 를 통하여 1/3 Vcc까지 방전을 하고, 여기서 회로는 재트리거 된다. 충전시간 (출력은 높은 값)은 식 5-4에 의 해 주어진다. (여기서 R
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회로이다.
2. 전가산기란 반가산기와 1개의 OR 게이트로 구성되어 있는데, 쉽게 말해 반가산기에서 출력된 자리올림수를 포함하여 3개의 출력 값을 더한 것이라고 말할 수 있다. 다음은 전가산기의 진리표다.
(3) 예비 보고서
1. 이론 부분을 이
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기말 텀프로젝트로 만든것입니다.
여타 레포트 싸이트에서 받는 자료는 대부분 VHDL을 이용한 것인데
이것은 블록 다이어그램을 이용한 회로 구성 파일들을 통째로 압축했습니다.
알람/달력/초시계/오전오후기능이 모두 가능합니다.
모듈
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는 식 (5-2)와 같다.
그림 3의 회로는 point by point 방법을 이용한 에미터 공통형 NPN 트랜지스터의 특성 곡선을 측정하는 회로이다. (NPN형의 경우에는 전원과 전류계의 극성이 반대인 회로를 이용한다.) 이 회로에서 베이스 전류는 저항 R1을 조정
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많이 흐르면 led가 나가 버리고 너무 적게 흐르면 밝기가 약해지거나 작동이 되지 않기 때문에 적절한 저항을 사용하는 것이 중요하다.
회로가 의외로 복잡하여 작동원리대로 숫자를 출력하는 것이 쉽지만은 않았다. 8421-> 1000, 100, 10, 1임을
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