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library ieee;
use ieee.std_logic_1164.all;
entity control is port(
clk : in std_logic;
st_op: in std_logic;
sw1 : in bit;
sw2 : in bit;
segcontrol : out std_logic_vector(3 downto 0);
segment : out std_logic_vector(6 downto 0));
end control;
archit
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프로그램의 flow chart
▶디지털시계 작동 결과물
~별도 첨부 <타이머/카운터를 이용한 디지털시계 설계>
▶이론 및 배경
▶타겟 보드(ATmega128 보드)설명 및 회로도 첨부
▶프로그램 소스파일 분석
▶전체 프로그램의 flow chart
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1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
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소스를 꾸미는것이 중점이었던 것 같다.이것을 토대로 일반적으로 쓰이는 스탑워치
의 가능성을 알아 볼수 있었던 좋은 기회였던 것 같다.
7. References
1) Register
TCON 레지스터의 하위 4 비트는 외부 인터럽트에 관계된 비트이다.
최 하위의 IT0 (I
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CTC 모드로 사용하였다. 그리고 프리스케일러의 분주비는 256, OCR1A 의 값은 624이므로 계산은 다음과 같다. Ⅰ. 목 표
Ⅱ. 개발환경
Ⅲ. AVR을 이용한 스탑워치 설계
1. 부품리스트
2. 회로도
3. 소스코드
4. 실험결과
5. 원리 및 동작해석
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울릴때 계속 안누르면 50번까지만 울리고 자동 해제 기능.
- 1개 세그먼트 단위로 알람시간 셋팅 기능
입니다...
첨부파일에는 프로그램소스, 보고서한글파일, 보고서 PPT파일, 하드웨어 사진, 회로도 등이 포함되어 있습니다.
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