|
패리티(Parity) 발생기
○ 패리티 체크(parity check)란 전달하는 정보가 바르게 송·수신되고 있는가의 여부를
체크하는 방식의 하나로서 정보 비트에 체크용의 1비트를 부가하여 실행한다. 예를 들
면 7비트의 데이터 정보가 있을 때, 이것을 1비
|
|
|
패리티 발생기
디지털 시스템에서 여러 개의 비트로 구성된 2진수의 신호들이 전송되는 과정에서 외부 잡음, 전압의 불안정 등에 의해 신호 내용에 변화가 생겨 0이 1로 또는 1이 0으로 바뀌는 경우가 발생할 수 있다.
전송 도중에 발생할 수
|
|
|
패리티 발생기를 구성하고 4비트 데이터에 대해 발생된 패리티 비트를 표에 기록하시오.
D3
D2
D1
D0
P
0
0
0
0
0
0
5
0
0
5
0
0
0
5
0
0
0
0
5
5
0
0
0
5
0
5
0
0
0
5
5
0
5
0
0
0
5
0
0
5
5
5
5
5
5
5
0
0
5
5
0
0
5
0
5
5
5
5
5
5
3. 패리티 검사기를 구성하여 데이터의 패리티 검
|
|
|
짝수 패리티 비트를 이용하여 3비트 패리티 발생기와 4비트 패리티 검출기의 회로를 유도하여라. (그림 3-3의 회로는 홀수 패리티 비트를 이용한 것이다.)
|
|
|
패리티(Parity) 발생기
○ 출력파형
○ 진리표
B4
B3
B2
B1
B0
X
0
0
0
0
0
0
0
+5
0
+5
0
0
+5
0
+5
0
+5
+5
0
+5
+5
+5
0
+5
+5
+5
0
+5
+5
0
+5
0
+5
+5
+5
0
0
+5
0
0
0
+5
0
0
0
0
+5
+5
[ 결과 및 토의 ]
EOR 함수에서는
NAND (),
NOR ( ) 를 이용하여 만든 회로의 결과값과 EOR 회로의 결
|
|
메뉴펼치기
