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순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
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RS F/F 스위치와 다른 점은 입력 스위치가 하나이고 74LS73 이라는 J-K 플립플롭 IC가 등장하게 된 것이다. J단자와 K단자를 Vcc에 접속 하므로서 T 플립플롭으로 기능으로 동작 한다. (※ JK F/F IC는 74LS76을 사용해도 좋다.) PUSH SW를 한 번 누르면 클럭
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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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트리거
할 필요가 있다. CH1을 이용하여 트리거하고 trigger control을 이용하여 하강-에지
(falling-edge)트리거링을 선택하라. 다음에 sweep speed를 5nsec/div까지 올려라
(5nsec/div가 가능하지 않으면 가장 바른 sweep time을 선택하라). 클럭 파형 전체를
보
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트리거를 맞추어야 한다. 보고서에 D 플립-플롭에 관한 관찰 내용을 정리하라. 셋업 시간, PRE와 CLR 입력, 그리고 타이밍 관찰 내용들에 대해 논의하라.
그림 15-6
심층탐구
11.그림 15-7에 보인 회로는 D 플립-플롭의 실제 응용이다. 이 회로는, 직
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립플롭과 T 플립플롭을 결합한 것이다
입력은 J,K 두개로서, 각각 RS 플립플롭의 S,R과 마찬가지의 역할을 한다
JK 플립플롭에서는 T 플립플롭에서처럼 J=K=1일 때 출력이 반전될 뿐이다
회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브
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제조사의 데이터 시트의 최대치와 비교하라.
모의실험&실험예측(PSPICE Simulation)
▶J-K 펄스 트리거 플립-플롭
▶tPLH 측정 ○ 실험 목표
○ 사용 부품
○ 관련 이론
○ 실험 순서
○ 심층 탐구
○ 모의실험&실험예측(PSPICE Simulation)
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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D가 NOT 게이트를 거쳐 연결되는 것 이다. 이렇게 구성된 회로의 동작은 다음과 같다. 가. D 플립플롭
나. JK 플립플롭
다. 8bit-Counter
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-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
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