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회로를 구성하여서 SW1, SW2의 상태에 따라 Q1, Q2의 상태를 주파수 관점에서 과낯ㄹ한 결과 <그림 8>과 같은 시간도표상의 그래프를 얻을 수 있었다.
7. 연습 문제
A. IC 74109 에지트리거 플립플롭의 내부 회로도를 그리고 JK = 11일 때 상승에지
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D와 D의 부정값이 입력에 인가되어 Q를 세트 혹은 리셋시킨다. 이러한 동작은, 클럭의 상태가 변할 때만 플립=플롭이 반응하기 때문에 에지트리거라고 부른다.
JK 플립-플롭
적은 시정수를 갖는 RC 회로는 구형의 CLK 펄스를 폭이 적은 스파이크
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동작하기 때문에, SR과 T의 조합으로 이루어졌다고 할 수가 있다. JK플립플롭의 진리표를 살펴보자.
JK플립플롭 진리표
J
K
Q
Q+
0
0
0
0
0
0
1
1
0
1
0
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
0
그리고 CLR과 CLK라는 새로운 입력값이 보이는데 CLR은 CLEAR을 뜻하며
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범위
- 출력 전압 값에 영향을 미치는 요소
- 정상적인 동작을 하는 전압 범위와 전류
Ⅲ. 실험 회로도의 측정 결과
- 클럭의 에지 구성
- 0V와 floating의 차이
- 출력에 LED를 연결할 때 출력에 미치는 영향
Ⅳ. 고찰 및 후기
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T 플립플롭은 JK 플립플롭의 토글 역할을 하므로 toggle 의 약자 T를 붙여서 T 플립플롭이라고 부른다.
실험회로 4 결과
74LS76의 JK Flip-folp 을 이용한 회로의 출력을 조사하라.
회로도
시뮬레이션
분석
위 회로에는 JK Flip-flop 이 2개 쓰였는데 앞의
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플립플롭(플립플롭회로)
Ⅳ. PR/CLR RS플립플롭(플립플롭회로)
Ⅴ. JK 플립플롭(플립플롭회로)
Ⅵ. 에지트리거 플립플롭(플립플롭회로)
Ⅶ. T 플립플롭(플립플롭회로)
Ⅷ. D 플립플롭(플립플롭회로)
Ⅸ. 주종 플립플롭(플립플롭회로)
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플립플롭의 여기표 정리
현상태 다음상태
Q(t) Q(t+1)
S-R F/F
R S
J-K F/F
J K
D F/F
D
T F/F
T
0 0
0 1
1 0
1 1
0 d
1 0
0 1
d 0
0 d
1 d
d 1
d 0
0
1
0
1
0
1
1
0
○ 펄스-구동 JK 플립플롭
○ 펄스-구동 T-플립플롭
○ 펄스-구동 D-플립플롭
순차 논리 회로
1. 특징
○ 현재의
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플립플롭
- 에지트리거 된 JK 또는 D 플립플롭
JK플립플롭을 이용한 데이터 이동
- negative-에지-triggered JK플립플롭 사용
- 0을 플립플롭에 이동 시, J=0, K=1
- 1을 플립플롭에 이동 시, J=1, K=0
4)직렬 입력, 병렬 출력
-직렬 형태에서 병렬 형태로 변환
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Journal, Volume 41, Issue 1, 2010, Pages 56-63. https://doi.org/10.1016/j.mejo.2009.12.008 목차
1. 서론
2. 본론
1) 에지트리거 플립플롭(D-, JK-, T-)의 진리표 및 특성 비교
2) 에지트리거 플립플롭(D-, JK-, T-)의 상태도 비교
3. 결론
4. 출처 및 참고문헌
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플립플롭|작성자 enly 4 - 3 수치적 연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지
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