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플립플롭
T(Toggle) 플립플롭은 JK플립플롭의 J와 K단자를 연결한 것으로 입력 단자가
T하나이며, 입력이 있을 때마다 플립플롭의 값이 반전된다. 이러한 기능은 주로
계수기(Counter)회로에 사용된다.
4.1 T플립플롭의 회로도4.2 T플립플롭의 특성표
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플롭 회로와 게이트의 조합으로 구성
- 분류 : 동기 계수기(클럭 신호에 동기되어 모든 상태값이 변함)
비동기 계수기
○ 비동기 계수기(리플 계수기)
- 연속된 플립플롭 회로에서 앞에 있는 것의 풀력이 다음것의 입력으로 사용
- T나 JK
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면 보수가 나오는 것을 생각하여 회로를 구성하려고 하였으나 T플립플롭이 없는 관계로 JK플립플롭을 사용 하여 J와 K에 같은 입력을 넣어 줌으로써 T플립플롭과 같이 사용할 수 있게 하였다.
(3) 555 Timer
: 타이머를 이용하여 특정 주파수의 클
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플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출력에 반영한다는 것과 플립플롭은 에지
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에지때 출력에 반영 된다.
3. J와 K 두 입력은 LOW이고 PRE와 CRL은 모두 HIGH인 경우에 클럭이 J-K 플립-플롭 출력에 미치는 영향은?
Q의 출력에 어떤 영향도 주지 않아 이전상태 그대로를 유지한다.
4. 그림 17-3의 회로에서 입력 J와 K가 우연히 바뀌
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플롭 출력을 조합은 그 시점까지 입력된 clock 펄스의 개수를 나타내는 2진수가 된다. 한편 이러한 회로는 주어진 clock 입력의 주파수를 절반씩으로 줄여나가는 분주회로(frequency divider)로 사용 할 수도 있다.
<그림5>
Shift register
플립플롭 하
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회로도에서 VF3과 VF5의 출력값에 Nand gate를 지나 CLR의 입력값에
들어간다.
이때 VF3과 VF5의 출력값이 10번째의 펄스에서 값이 각각 ‘1’이 되므로
Nand gate 특성과 D 플립플롭의 CLR의 특성상 D 플립플롭을 0으로
바로 초기화 시켜야하는데, Nand gate
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JK플립플롭을 이용하여 쉬프트레지스터를 구현한 것인데, ABCD 1011의 값을 넣고 S0의 출력결과를 보면, D->C->B->A->D 순으로 값이 옮겨지는 것을 확인할 수 있습니다.
실험 (4)는 클럭을 주면 우측으로 쉬프트되는 구조의 쉬프트레지스터인
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RS 래치의 동작과 Edge-triggered 플립플롭의 동작을 잘 얻어내었기 때문에 결과적으로 만족할 만한 실습이 되었다고 생각한다.
(4) 무엇을 느꼈는가? 이 설계실습을 통하여 무엇을 배웠는가?
이번 설계실습을 통해 기초논리회로 시간에 배웠던 래
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- http://blog.naver.com/park8806?Redirect=Log&logNo=40037023409 실험관련 이론
1)래치
2)플립플롭
※플랩플롭 개요
래치와 플립플롭의 종류
1)비동기식(S-R)래치
2)동기식 S-R 래치와 S-R 풀리풀롭
3) D래치와 D플립플롭
4) J-K플립플롭
5) T 풀리풀롭
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