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회로도에서 VF3과 VF5의 출력값에 Nand gate를 지나 CLR의 입력값에
들어간다.
이때 VF3과 VF5의 출력값이 10번째의 펄스에서 값이 각각 ‘1’이 되므로
Nand gate 특성과 D 플립플롭의 CLR의 특성상 D 플립플롭을 0으로
바로 초기화 시켜야하는데, Nand gate
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15-0까지 10진수로 감소하도록 나타내어라. (단, MyCad의 시그널 합치기...를 이용한다. 입력 CLK의 주기는 40ns이다.) ■ 실험목적
■ 실험이론
(1) 비동기식 카운터
(2) 동기식 카운터
(3) Up/Down counter
■ 실험준비물
■ 예비과제
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-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
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10) 10진 동기식 Up 카운터를 설계하라.
10진 동기식 Up 카운터
→ 기본적인 구성은 10진 리플 카운터와 같다. 4단 카운터를 기본으로 10이 되었을 때 초기화 시키는 것을 목적으로 한다. 동기식 이므로 각 플립플롭에 똑같이 CP를 가하고 Up 카운터
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플립플롭(JK F/F)
- RS 플립플롭 : 입력단자 S와 R이 동시에 1일 경우, Q의 상태가 불안정
- D 플립플롭에서는 입력이 항상 같은 값이 입력되지 않도록 만들어 사용
- JK 플립플롭은 RS 플립플롭에서 S가 1이고 R이 1일 때 출력 상태가 반전
이 회로에서
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