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jk_ff port map(clk,Rst,JA,KA,QA);
JKB:jk_ff port map(clk,Rst,JB,KB,QB);
Y <= QA & QB;
end sample;
⑦ Simulation
[JK-FF의 동작 Simulation ]
- 이 시뮬레이션 결과는 time delay 때문에 상승 에지에서 트리거 되지 못한 것을 알 수 있다. 그러나 결과는 JK-FF의 동작을 따름을 알
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JK=10을 입력해보았다. 그 결과 Q=4.346V NQ=0.025V를 출력했고 이것은 이진값으로 1,0을 의미한다. JK=10일 때 JK플립플롭은 Q=1, NQ=0을 출력하며 이것은 세트 의 역할을 한다고 할 수있다. 마지막으로 JK=11을 입력해보았다. 실험결과 Q=0.037V, NQ=4.345V 의
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디지털회로실험및설계 예비 보고서 #3
( JK Flip-Flop 실험, D, T Flip-Flop 실험 )
과 목
담당교수
제 출 일
학 번
이 름
1. 실험목표
① D 플립플롭의 회로 구성과 동작을 실험한다.
② JK 플립플롭의 회로 구성과 동작을 실험한다.
③ T 플립플롭의 회로
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JK플립플롭 이란?
JK 플립플롭은 RS 래치에서 금지된 입력(RS 래치에서 RS=\'11\')을 토글로 바꾸어 동작하도록 만들어진 플립플롭이다. 결국 RS 플립플롭에 토글 기능을 합친 플립플롭이다.
입력 JK가 논리 입력 00, 01, 10은 RS 플립플롭과 같고, JK=11
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립플롭과 T 플립플롭을 결합한 것이다
입력은 J,K 두개로서, 각각 RS 플립플롭의 S,R과 마찬가지의 역할을 한다
JK 플립플롭에서는 T 플립플롭에서처럼 J=K=1일 때 출력이 반전될 뿐이다
회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브
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